具有增强的击穿电压的iii-n晶体管的制作方法
【专利摘要】讨论了与具有增强的击穿电压的III?N晶体管有关的技术、包含这样的晶体管的系统以及用于形成它们的方法。这样的晶体管包括处于衬底之上的具有开口的硬掩模、源极、漏极以及处于源极与漏极之间的沟道，并且源极或漏极的一部分设置在硬掩模的开口之上。
【专利说明】
具有増强的击穿电压的N I-N晶体管
技术领域
[0001] 本发明的实施例总体上涉及ΠΙ-N半导体晶体管，并且更具体而言涉及具有增强 的击穿电压的ΠI-N晶体管、器件和制造技术。
【背景技术】
[0002] 在一些实施方式中，可以将诸如基于氮化镓(GaN)的晶体管等基于ΠΙ-N材料的晶 体管用于高电压和/或高频应用。例如，功率管理集成电路(PMIC)和射频集成电路(RFIC)可 以是片上系统(S0C)实施方式中的关键功能块。可以在诸如智能电话、平板电脑、膝上型电 脑、上网本等移动计算平台中找到这样的S0C实施方式。在这样的实施方式中，PMIC和RFIC 是功率效率和形状因子的重要因素(并且可能与逻辑和存储电路一样重要，甚至更重要）。
[0003] 在一些示例中，基于氮化镓的器件可以是有利的，因为相较于硅（Si;~1. leV)， GaN具有宽带隙（-3.4eV)。与类似尺寸的Si晶体管相比，宽带隙可以允许GaN晶体管在遭受 击穿之前承受更大的电场(例如，外加电压，V DD)。此外，GaN晶体管可以采用2D电子气(例如， 2D表层电荷)作为其传输通道。例如，2D表层电荷可以形成在通过外延沉积具有更大的自发 和压电极化的电荷感应膜（例如GaN上的氮化铝（A1N)、氮化铝镓（AlGaN)或氮化铝铟 (AlInN))而形成的突变异质界面处。在没有杂质掺杂剂的情况下通过这样的机制可以形成 高达2X10 13/cm2的非常高的电荷密度，从而允许例如高于1000cm2/(Vs)的高迀移率。
[0004] 对于功率管理和射频(RF)放大而言，晶体管可能需要大宽度(例如，大于1mm)，以 提供大电流(例如，大于1A)和大功率(例如，>1W)。此外，为了充分利用所讨论的GaN的属性， 通常将GaN晶体管异质集成到Si衬底上，使得可以将GaN晶体管放置成紧密靠近Si CMOS器 件。这样的放置可以将互连损失降至最低，可以提供更小的总覆盖面积，并且提供缩放的优 点。
[0005] 随着晶体管间距的降低，晶体管可以承受的最大击穿电压可以与栅极-漏极间隔 的缩小成比例地降低。使用当前技术，为了承受更大的击穿电压，必须扩大晶体管的栅极到 漏极的距离，并且必须接受相关联的面积代价。使用这样的技术可能需要在击穿电压与晶 体管缩放之间进行权衡。
[0006] 因而，现有技术不提供将晶体管缩放到更小的间距或者在当前间距下增大击穿电 压。在PMIC或RFIC实施方式中，对于大电压操纵(例如，直接电池连接、输入/输出、通用串行 总线)等，这种问题可能变得至关重要。
【附图说明】
[0007] 在附图中通过示例的方式而非限制的方式来例示文中描述的材料。为了例示的简 单清楚，附图中例示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能 相对于其它元件被放大。此外，在认为合适的情况下，附图标记在各图之间重复以指示对应 或相似的元件。在附图中：
[0008] 图1A是包括示例性晶体管的示例性晶体管结构的侧视图；
[0009] 图1B是图1A的示例性晶体管的部分的平面图；
[0010] 图1C示出了示例性非本征漏极异质结；
[0011] 图2Α是包括示例性晶体管的示例性晶体管结构的侧视图；
[0012] 图2Β是图2Α的示例性晶体管的平面图；
[0013] 图3是示出用于形成具有增强的击穿电压的晶体管的示例性过程的流程图；
[0014] 图4A、4B、4C、4D、4E、4F、4G和4I是在执行特定制造操作时的示例性晶体管结构的 侧视图；
[0015] 图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L是在执行特定制造操作时的示例性 晶体管结构的侧视图；
[0016] 图6是采用具有增强的击穿电压的晶体管的集成电路的移动计算平台的示意图； 以及
[0017] 图7是计算装置的功能框图，以上全部是根据本公开内容的至少一些实施方式而 布置的。
【具体实施方式】
[0018] 现在将参考所包含的附图描述一个或多个实施例或实施方式。尽管讨论了具体构 造和布置，但是应当理解这仅是出于说明的目的而做出的。相关领域技术人员将认识到可 以采用其它构造和布置而不背离描述的精神和范围。对于相关领域技术人员显而易见的 是，还可以将文中描述的技术和/或布置应用于除了文中描述的以外的其它系统和应用中。
[0019] 在下文的【具体实施方式】中参考形成【具体实施方式】的部分的附图，在附图中，类似 的附图标记始终可以表示类似的部分，以指示对应或相似的元件。要认识到，为了例示的简 单和/或清晰，图中所示的元件不必按比例绘制。例如，为了清晰起见，一些元件的尺寸可能 相对于其它元件被放大。此外，应当理解，可以利用其它实施例并且可以做出结构和/或逻 辑上的改变而不背离所主张保护的主题的范围。还应当指出，例如向上、向下、顶部、底部、 之上、之下等方向和参照可以用于方便对附图和实施例的讨论，其并非意在对所主张保护 的主题的应用进行限制。因此，不应从限制的意义上考虑下述【具体实施方式】，所主张保护的 主题的范围仅由所附权利要求及其等价方案限定。
[0020] 在下文的描述中，阐述了很多细节。但是，对于本领域技术人员显而易见的是，可 以在没有这些具体细节的情况下实践本发明。在一些实例中，以方框图的形式而非细节的 形式示出公知的方法和装置，以避免使本发明难以理解。在整个本说明书中提到"实施例" 或"一个实施例"表示在本发明的至少一个实施例中包括结合实施例描述的特定特征、结 构、功能或特性。因而，本说明书中各处出现的短语"在实施例中"或"在一个实施例中"未必 指本发明的相同实施例。此外，可以不受限制地在一个或更多实施例中通过任何适当的方 式结合所述特定特征、结构、功能或特性。例如，只要是在与第一和第二实施例相关联的特 定特征、结构、功能或特性不相互排斥的地方，就可以使这两个实施例相结合。
[0021] 如本发明的说明书和所附权利要求中所使用的，单数冠词意在还包括复数形式， 除非上下文明确地另行指出。还应当理解，文中使用的术语"和/或"是指并且包含一个或多 个相关联的列举项的任何和所有可能的组合。
[0022] 可以在文中使用术语"耦合"和"连接"连同其派生词来描述部件之间的结构关系。 应当理解，这些术语并非意在彼此同义。更确切地说，在特定实施例中，可以使用"连接"指 示两个或更多元件相互直接物理接触或电接触。可以使用"耦合"指示两个或更多元件相互 直接或者间接(其间具有其它中间元件)物理或电接触，和/或两个或更多元件相互协作或 交互(例如，就像在因果关系当中那样）。
[0023] 文中使用的术语"在……之上"、"在……之下"、"在……之间"和"在……上"等等 是指一个材料层或部件相对于其它层或部件的相对位置。例如，设置在一层之上或者之下 的另一层可以与所述一层直接接触，或者可以具有一个或多个中间层。此外，设置在两个层 之间的一个层可以与两个层直接接触，或者可以具有一个或多个中间层。相形之下，位于第 二层"上"的第一层则与第二层直接接触。类似地，除非另行明确指出，否则设置在两个特征 之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个中间特征。
[0024] 如本说明书通篇和权利要求中所使用的，由术语"……的至少其中之一"或者 "……中的一者或多者"结合的项目的列表可以指所列举的术语的任何组合。例如，短语"A、 B或C中的至少一个"可以表示A、B、C、A和B、A和C、B和C、或者A、B、和C。
[0025] 下文描述了与对于给定尺寸具有增大的击穿电压的晶体管有关的晶体管、器件、 设备、计算平台和方法。
[0026] 如上文所述，可能有利的是，在给定晶体管击穿电压下降低晶体管间距或者在给 定间距(和/或相关联的给定栅极到漏极间隔距离或长度)下提供增大的击穿电压。在一个 实施例中，氮化镓(GaN)晶体管可以在其非本征漏极部分中包括与较宽带隙材料(例如，与 沟道相比）的异质结。例如，较宽带隙材料可以包括氮化铝镓(AlxGahN)。如文中所述，晶体 管可以包括邻近沟道的非本征漏极部分以及远离沟道的本征漏极部分，并且本征漏极部分 包括图案化的、外延再生长的区域，该区域包括例如硅掺杂剂等。非本征漏极部分中的较宽 带隙材料可以提供比沟道的带隙更宽或者更大的带隙。例如，如果沟道为GaN并且非本征漏 极部分包括AlxGa^N(具有大约10%的铝百分比（例如，X)，并且余量为镓），那么相对于GaN 的带隙（~3.4eV)，非本征漏极部分(或者非本征漏极部分的一部分）中的带隙可以增大到 250mV〇
[0027] 在另一实施例中，GaN晶体管可以包括具有竖直取向的非本征漏极部分和水平或 横向取向的本征漏极部分的漏极。如文中使用的，术语横向意在指示部件被布置成水平或 大体上水平的取向。在实施例中，非本征漏极部分可以在晶体管的沟道与可以设置在硬掩 模之下的本征漏极部分之间延伸。在一些示例中，非本征漏极部分可以是η掺杂的，以增大 电导率。例如，可以使用具有低于l〇 3/cm3的电子浓度的轻η掺杂。在这样的示例中，晶体管间 距可以不包括本征漏极部分。此外，晶体管漏极可以服务于两个源极，并且可以将单个栅极 耦合至两个相关联的沟道，如下文进一步讨论的。在这样的实施例中，可以基于非本征漏极 的深度(例如，ζ方向的长度)来增大晶体管的击穿电压。此外，在这样的实施例中，还可以在 非本征漏极部分中实施与较宽带隙材料(例如，与沟道相比）的异质结，如文中进一步讨论 的。
[0028] 在一些实施例中，晶体管可以包括衬底之上的具有开口的硬掩模。晶体管可以包 括源极、漏极以及处于源极和漏极之间的栅极耦合沟道。沟道可以包括氮化镓，并且可以设 置在硬掩模之上。如所讨论的，漏极可以包括邻近沟道的非本征漏极部分以及远离沟道的 本征漏极部分，并且在这样的实施例中，可能不需要掺杂。可以将极化层设置在非本征漏极 部分和沟道之上。例如，极化层可以为沟道提供2D电子气（例如，2D表层电荷)传输层。可以 将源极或漏极的部分设置在硬掩模中的开口之上。例如，在包括与非本征漏极中的较宽带 隙材料的异质结以及大体上横向对准的本征漏极和源极的实施例中，可以将源极的一部分 设置在开口之上。在具有竖直取向的非本征漏极部分和设置在硬掩模之下的横向取向的本 征漏极部分的实施例中，可以将漏极的一部分设置在开口之上。本文中关于图1A-1C以及图 2A-2B进一步讨论这些实施例。
[0029] 图1A是包括示例性晶体管100的示例性晶体管结构150的截面(侧)视图，并且图1B 是根据本公开内容的至少一些实施方式布置的示例性晶体管100的部分的平面图。在一些 情况下，为了介绍的清楚起见，只标记了与示例性晶体管100相关联的特征。如图1A所示，晶 体管结构150可以包括衬底101、包括开口 117的硬掩模102、外延III-N材料区103以及宽带 隙材料区104。例如，与外延III-N材料区相比，宽带隙区104可以具有较宽带隙。在实施例 中，宽带隙区104可以是与外延III-N材料区103的材料不同、但是相对于外延III-N材料区 103具有充分的晶格匹配的外延III-N材料。外延III-N材料区103可以包括缺陷（例如，滑移 缺陷）1〇9,并且宽带隙材料区104可以包括缺陷（例如，堆垛层错）110。例如，堆垛层错可以 存在于两种晶体从相反的生长方向合并的地方。
[0030] 同样如所示，晶体管结构150可以包括本征源极部分105和本征漏极部分106。在一 些实施例中，相邻晶体管可以共享本征源极，如所示的。此外，如文中使用的，术语"源极"意 在指示包括本征源极(或本征源极部分)和/或非本征源极(或非本征源极部分）的结构。类 似地，术语"漏极"意在指示包括本征漏极(或本征漏极部分)和/或非本征漏极(或非本征漏 极部分)的结构。照此，晶体管100可以包括具有示例性本征源极部分106和非本征源极部分 113(在图1A中，为清晰起见，仅标记了一个非本征源极部分）的源极。类似地，晶体管100可 以包括具有示例性本征漏极部分105和非本征漏极部分114(类似地，为清晰起见，仅标记了 一个非本征漏极部分)的漏极。如文中使用的，关于源极或漏极的术语非本征意在指示所具 有的材料(例如，III-N材料)与沟道或相关联的III-N材料区相同、或与之外延相关联的源 极或漏极的部分。术语本征意在包括与电接触部、引线或端子等接触的源极或漏极部分。在 一些实施例中，还可以经由相关联的III-N材料区来外延生长本征源极和漏极，相关联的 III-N材料区包括在相邻并且相关联的III-N材料区中不存在的掺杂剂(例如，Si)。
[0031] 如所示的，晶体管100可以包括沟道113,其包括处于非本征源极部分115与非本征 漏极部分114之间的外延III-N材料区103的III-N材料(例如，GaN)。沟道113可以经由栅极 107而被栅极耦合。此外，晶体管100可以包括侧壁间隔体108a、108b。同样如图1A中所示，晶 体管结构150可以包括位于沟道113、非本征源极部分115和非本征漏极部分114之上的极化 层111。极化层111可以包括可以在外延III-N材料区103和/或宽带隙材料区104内提供2D电 子气112任何一种材料、多种材料或者材料叠置体。例如，极化层111可以是氮化铝(A1N)、氮 化铝铟(AlInN)或氮化铝镓(AlGaN)或其任何组合。例如，由于外延III-材料区103和/或宽 带隙材料区104与极化层111之间的极化差异的原因，极化层111可以提供高电荷密度和高 迀移率2D电子气112在外延III-N材料区103和/或宽带隙材料区104中的形成。
[0032] 如图1A所示，晶体管100可以包括设置在衬底101之上的硬掩模102,并且硬掩模 102可以包括开口 117。晶体管100还可以包括源极(任选包括非本征源极部分115和本征源 极部分106)、漏极(包括非本征漏极部分114和本征漏极部分105)以及处于源极和漏极之间 的栅极(例如，栅极107)耦合沟道113。如所讨论的，沟道113可以包括氮化镓。沟道113可以 设置在硬掩模102之上，并且非本征漏极部分114可以邻近沟道113,并且本征漏极部分105 可以远离沟道113。晶体管100还可以包括至少设置在非本征漏极部分114和沟道113之上的 极化层111。极化层111可以设置在侧壁间隔体108a、108b之下。如图1A所示，源极的至少一 部分(例如，本征源极部分106)可以设置在硬掩模102的开口 117之上。
[0033] 继续图1A，非本征漏极部分114可以包括宽带隙材料104(例如，与沟道113和/或外 延III-N材料103相比具有较宽带隙的外延材料）。在实施例中，宽带隙材料104包括氮化铝 镓。例如，非本征漏极部分114(例如，形成于宽带隙材料104中）可以包括带隙比沟道113宽 的材料。如所讨论的，沟道113可以设置在栅极107之下，并且可以包括外延III-N材料103。 在示例中，外延III-N材料103包括GaN。如图1A所示，非本征漏极部分114还可以包括外延 III-N材料103。在异质结116处，非本征漏极部分114可以从外延III-N材料103过渡至宽带 隙材料104。例如，非本征漏极部分114可以设置在侧壁间隔体108a之下，并且可以从沟道 113延伸至本征漏极部分114。在实施例中，非本征漏极部分114可以只包括宽带隙材料104 (例如，可以使异质结116与栅极107和侧壁间隔体108a之间的界面对准）。如所示的，在一些 示例中，侧壁间隔体108a和108b可以具有不同的宽度。例如，基于非本征漏极部分114的实 施方式，侧壁间隔体l〇8a可以较宽。
[0034] 如所讨论的，包括宽带隙材料104的非本征漏极部分114可以增大或增强晶体管 1〇〇的击穿电压。例如，6&1^可以具有3.46￥的带隙，而41〇. 16&().必可以具有3.64的带隙。对于 晶体管100,击穿电压可以与非本征漏极中的材料的带隙成2.5次幂的比例关系(例如，Ec~ Eg 2·5,其中，Ec是以MV/cm为单位的临界击穿场，Eg是以eV为单位的非本征漏极中的材料的 带隙）。对于仅在非本征漏极部分114中实施GaN的晶体管，临界击穿场为大约3. OOMV/cm。对 于实施41〇.16&〇.必的晶体管，临界击穿场为大约3.561^/(^，提供了大约18%的增长。在表1 中对这些特征进行了总结。
[0036] 表1:非本征漏极中的GaN与Alo.iGao.9N的比较(Ec~Eg2·5)
[0037]在各实施例中，由此可以相对于具有带有GaN的非本征漏极的相同尺寸的晶体管 而增大包括宽带隙材料104的晶体管100的击穿电压，或者可以用具有较小临界尺寸的晶体 管1〇〇实现相同的击穿电压，其中，所述临界尺寸为Lcd(沿X方向的从栅极107的边缘到本征 漏极部分105的边缘的长度），如图1B所示。例如，非本征漏极部分114中的异质结116(GaN与 Alo.iGao.9N)的形成可以提供较宽的带隙（例如，临界击穿场大了 18%)，其可以提供"延伸" 漏极，从而在相同的Ud下实现了更大的击穿电压(与在非本征漏极部分114中实施GaN的晶 体管相比）。
[0038]在器件实施方式中，晶体管结构150可以具有部分地基于Lgd确定的晶体管间距。例 如，可以将晶体管间距定义为开口 117的中心线(或者本征源极部分106的中心线或任何其 它具有相似定位的晶体管界标)之间的沿X方向上的距离。可以将X方向上的间距W给定为栅 极长度（即，栅极107在X方向上的长度U)的二倍、栅极到本征源极长度（即，栅极107与本征 源极部分106之间的在X方向上的长度Us)的二倍、U D(如所讨论的）的二倍、以及本征源极 的长度（即，本征源极X方向上的长度T?的二倍)的二倍之和，使得W=2X(U+L GS+LGD+TCN)。 在图1B中示出了这样的尺寸。将认识到，在各实施例中，减小Ud可以借以减小晶体管间距。 在一些不例中，Lg可以为大约45_90nm。在一些不例中，Lgs可以为大约7-10nm。在一些不例 中，Tcn可以为大约100_200nm。
[0039] 如所讨论的，增大非本征漏极部分114的带隙可以允许减小晶体管间距，这可以允 许具有更小的外形因子的器件。在一些实施例中，可以基于晶体管1〇〇的预定击穿电压来选 择最小Ud(例如，非本征漏极部分114的横向长度）。例如，对于至少10V的预定击穿电压，可 以实现大约40nm(并且不超过45nm)的横向长度Lgd。对于至少20V的预定击穿电压，可以实现 大约80nm(并且不超过85nm)的横向长度Lgd。
[0040] 图1C示出了根据本公开内容的至少一些实施方式布置的示例性非本征漏极异质 结。如图1C所示，可以使用各种技术实施异质结116。图1C示出了示例性铝百分比分布曲线 120、121、122、123。每一分布曲线示出了铝百分比从最小铝百分比(min A1 % )增长到最大 或大块铝百分比(max A1%)。在一些示例中，最小铝百分比可以为0%，并且最大铝百分比 可以为10%，但是实施例不限于特定的最小或最大百分比。为了介绍的清楚起见，图1C并不 是关于图1A和图1B按比例绘制的。
[0041] 如关于铝百分比分布曲线120、121、122所示，在一些示例中，异质结116处的以及 非本征漏极部分114中的铝分布曲线可以包括线性增长到max A1%、按照具有减小的速率 的曲线方式增长到max A1%、或者以反曲形状增长到max A1%的渐变铝分布曲线。例如，非 本征漏极部分114可以包括具有从异质结116(例如，沟道113之间的结)朝本征漏极部分105 增长的铝百分比的渐变非本征漏极部分。铝的这种相对平缓的增加可以通过限制（例如） GaN与AlGaN之间的晶格失配而辅助外延生长。然而，这种实施方式可能略微减小有效Ud和/ 或非本征漏极部分114的有效带隙（随着A1的量略微减小）。在一些实施例中，铝在横向距离 (例如，X方向上）内增长的速率可以处于大约l%/50nm(例如，0.02%/]1111)至1」大约0.5%/111111 (例如，0 · 5 % /nm)的范围内（例如，铝在40nm内从0 %增长到25 %提供了0 · 625 %/nm的铝增 长速率）。较大的铝增长速率可以为晶体管100提供增大的击穿电压，但是其可能不利地减 小了电子迀移率并增大了电阻。
[0042] 在其它示例中，如关于铝百分比分布曲线122所示的，异质结116和非本征漏极部 分114处的铝分布曲线可以包括突变的铝分布曲线，以使非本征漏极部分114在异质结116 处完全过渡到max A1%。这样的过渡可以提供增大的击穿电压增大的优点（例如，随着有效 LCD、A1浓度和带隙被增大或最大化）。然而，这样的过渡可能引起晶格失配和/或电流阻塞、 电子迀移率减小或者异质结116处的电阻增大的困难。
[0043] 如所讨论的，在一些示例中，宽带隙材料104可以包括氮化铝镓(AlxGai-xN)，以使 铝的百分比为大约10% (即，x = 〇.l)，余量为镓(例如，Alo.iGao.9N)。例如，宽带隙材料104可 以包括氮化铝镓(AlxGa^N)，以使铝的百分比不超过10% (即，x = 0.1)，余量为镓(例如， Alo. iGao.9N)。在一些实施例中，将A1引入到GaN中可以增大材料的带隙，并且相对于GaN的较 宽带隙材料可以是任何AlxGahN，使得X大于零，而余量为镓。尽管出于举例说明的目的呈 现了 10%的A1，但是可以使用大于零的任何A1百分比。在各实施例中，X可以处于大约0.01 (例如，1 %的铝，余量为镓)到大约0.1 (例如，10%的铝，余量为镓)的范围内、大约0.〇5(例 如，5 %的铝，余量为镓)到大约0.25(例如，25 %的铝，余量为镓)的范围内、或者大约0.1 (例 如，10 %的铝，余量为镓)到大约0.4 (例如，40 %的铝，余量为镓）的范围内。在一些示例中， 提供更大百分比的A1可能提供与GaN的更大的晶格失配。可以经由关于图1C讨论的渐变的 铝分布曲线来缓解这样的影响。
[0044] 如所讨论的，晶体管100可以包括耦合至栅极107的沟道113。栅极107可以包括任 何适当的材料或栅极叠置体。在实施例中，栅极107可以包括材料叠置体，所述材料叠置体 包括邻近沟道113的诸如非外延电介质的电介质。例如，栅极107可以包括高k电介质和金属 栅极。在这样的示例中，可以认为晶体管100是M0SFET。在一些实施例中，栅极107可以不包 括电介质，并且晶体管100可以是高电子迀移率晶体管(HEMT)。在一些实施例中，可以去除 栅极107之下的极化层111(例如，经由适当的蚀刻），以实现增强模式(例如，V WS>〇V)操作。 例如，在这样的实施例中，极化层111可以处于非本征漏极114和非本征源极113之上，但是 可以具有处于沟道113之上的开口。在这样的实施例中，栅极107可以与沟道113接触。
[0045] 同样如所讨论的，本征源极部分106可以设置在硬掩模102中的开口 117之上。如图 1B所示，在一些示例中，开口 117可以完全处于本征源极部分106之下(例如，开口 117的宽度 可以小于本征源极部分106的宽度）。这样的构造可以提供的优点在于，缺陷109可以终止于 本征源极部分106处或之前(例如，缺陷109通常沿竖直或水平滑移面滑行）。这样的缺陷路 径可能不会对器件的操作造成显著的影响，因为在操作中可以使本征源极106上的电压保 持在0V。
[0046] 在文中关于图4A-4I提供了与所描述的晶体管结构150和/或晶体管100的特征相 关联的额外的细节，图4A-4I讨论了晶体管结构150和晶体管100的形成。
[0047 ]图2A是包括示例性晶体管200的示例性晶体管结构250的侧视图，并且图2B是根据 本公开内容的至少一些实施方式布置的示例性晶体管200的部分的平面图。在一些情况下， 为了介绍的清楚起见，只标记了与示例性晶体管200相关联的特征。如图2A所示，晶体管结 构250可以包括衬底201、包括开口 220的硬掩模202、外延III-N材料层203、本征漏极部分 205、包括开口 221的硬掩模206、竖直非本征漏极部分207以及外延III-N材料区208。例如， 外延III-N材料层203可以包括缺陷（例如，滑移缺陷）204。
[0048]同样如所示的，晶体管结构250可以包括本征源极部分215。在一些实施例中，相邻 晶体管可以共享本征源极，如所示的。此外，如所讨论的，术语"源极"意在指示包括本征源 极(或本征源极部分)和/或非本征源极(或非本征源极部分)的结构。类似地，术语"漏极"意 在指示包括本征漏极(或本征漏极部分)和/或非本征漏极(或非本征漏极部分）的结构。照 此，晶体管200可以包括具有示例性本征源极部分215和非本征源极部分210(在图2A中，为 了清楚起见仅标记了一个非本征源极部分）的源极。类似地，晶体管200可以包括具有本征 漏极部分205和非本征漏极部分的漏极，所述非本征漏极部分包括竖直非本征漏极部分207 和延伸非本征漏极部分212。如文中关于晶体管100的漏极所使用的，术语延伸指示漏极的 位于竖直非本征漏极部分207与沟道211之间的部分(例如，从竖直非本征漏极部分207横向 延伸至沟道211的部分）。
[0049]如所示的，晶体管200可以包括处于非本征源极部分210与延伸非本征漏极部分 212之间的包括外延III-N材料区208的III-N材料(例如，GaN)的沟道211。沟道211可以经由 栅极217而被栅极耦合。如所示的，在一些示例中，栅极217可以服务于两个晶体管沟道。此 外，晶体管200可以包括侧壁间隔体218a、218b以及栅极内间隔体219。同样如图2A所示，晶 体管结构250可以包括处于沟道211、非本征源极210、延伸非本征漏极部分212和竖直非本 征漏极部分207之上的极化层213。如文中所讨论的，极化层213可以包括可以提供2D电子气 214的任何一种材料、多种材料或材料叠置体。例如，极化层213可以是氮化铝(A1N)、氮化铝 铟(AlInN)或氮化铝镓(AlGaN)或其任何组合。
[0050]如图2A所示，晶体管200可以包括设置在衬底201之上的硬掩模206,并且硬掩模 206可以包括开口 221。晶体管200还可以包括源极(任选包括非本征源极部分210和本征源 极部分215)、漏极(包括本征漏极部分205、竖直非本征漏极部分207和延伸非本征漏极部分 212)、以及处于源极与漏极之间的栅极(例如，栅极217)耦合沟道211。如所讨论的，沟道211 可以包括氮化镓。沟道211可以设置在硬掩模206之上，并且非本征漏极部分(例如，包括竖 直非本征漏极部分207和延伸非本征漏极部分212)可以邻近沟道211，并且本征漏极部分 210可以远离沟道211。晶体管200还可以包括至少设置在非本征漏极部分(例如，包括竖直 非本征漏极部分207和延伸非本征漏极部分212)和沟道211之上的极化层213。极化层213可 以设置在侧壁间隔体218a、218b之下。如图2A所不，漏极的至少部分(例如，竖直非本征漏极 部分207)可以设置在硬掩模202的开口 221之上。
[0051]继续图2A，竖直非本征漏极部分207可以具有竖直取向，以使其从延伸非本征漏极 部分212竖直延伸至本征漏极部分205。此外，本征漏极部分205可以设置在硬掩模206之下， 并且可以在硬掩模206之下横向延伸，以使其可以被多个晶体管接入。在实施例中，可以经 由通孔或接触部等来接触本征漏极部分205,为了介绍的清楚起见而没有示出通孔或接触 部等。此外，可以有利地使用图2A所示的构造来缩短本征漏极部分。通过按照这样的方式设 置竖直非本征漏极部分221的取向，不会因竖直非本征漏极部分207或本征漏极部分205而 付出面积代价。此外，可以通过增大竖直非本征漏极部分207的竖直长度(例如，高度）（如图 2A中的Hgd所示)而增大晶体管200的击穿电压。如所示的，竖直长度Hgd可以是竖直非本征漏 极部分207的大约从延伸非本征漏极部分212的底部开始并延伸到本征漏极部分205的顶部 的长度。在实施例中，可以基于Hcd来改变晶体管200的击穿电压。例如，对于至少5V的预定击 穿电压，可以实施大约20nm(并且不超过25nm)的竖直长度Hgd。对于至少10V的预定击穿电 压，可以实施大约40nm(并且不超过45nm)的竖直长度Hgd。例如，对于至少100V的预定击穿电 压，可以实施大约400nm(并且不超过440nm)的竖直长度Hgd。例如，对于至少1000V的预定击 穿电压，可以实施大约1-2微米(并且不超过2.5微米)的竖直长度Hcd。
[0052]在一些实施例中，竖直非本征漏极部分207可以包括宽带隙材料（与外延III-N材 料区208相比），例如关于晶体管100和文中其它地方所讨论的AlxGai-xN。这样的实施例可以 为晶体管200提供增大的击穿电压的优点，但是其可能带来不利的晶格失配。此外，诸如 Alo.83lno.nN的宽带隙材料可以与GaN晶格匹配，但是其可能带来降低的电子迀移率和大的 导带偏移的缺点，这样的缺点可能阻塞电流。宽带隙材料可以含有文中关于宽带隙材料区 104所讨论的任何材料或成分，并且可以包括文中关于图1C所讨论的任何异质结分布曲线。 [0053]晶体管结构250可以具有晶体管间距W，其可以独立于Hgd并且可以有利地不包括 Hgd。例如，参考图2B，可以将晶体管间距定义为竖直非本征漏极部分207的中心线(或者本征 源极215的中心线或任何其它具有相似的定位的晶体管界标)之间的沿x方向的距离。可以 将沿X方向的间距W给定为本征源极的长度（即，本征源极210沿X方向的长度TCN)、栅极到本 征源极的长度（即，栅极217与本征源极210之间的沿X方向的长度Us)、有效栅极长度（即栅 极217的处于沟道之上的部分沿X方向的长度U)的二倍、栅极到竖直非本征漏极部分207的 长度（即，延伸非本征漏极部分212沿X方向的长度U ED)的二倍、以及竖直非本征漏极部分 207的长度（即，竖直非本征漏极部分207沿X方向的长度Lvd)之和，使得W = T?+Lgs+2XLg+2 X Lged+Lw) 〇
[0054]如所讨论的，提供竖直非本征漏极部分207可以允许减小晶体管间距，这可以允许 实现较小外形因子的器件。
[0055] 如所讨论的，晶体管200可以包括耦合至栅极217的沟道211。如所示的，在一些示 例中，栅极217可以是双栅极，以使其可操作用于两个晶体管。栅极217可以包括任何适当的 材料或栅极叠置体。在实施例中，栅极207可以包括材料叠置体，所述材料叠置体包括邻近 沟道211的诸如非外延电介质等电介质。例如，栅极217可以包括高k电介质和金属栅极。在 这样的示例中，可以认为晶体管200是M0SFET。在一些实施例中，栅极217可以不包括电介 质，并且晶体管200可以是高电子迀移率晶体管(HEMT)。如所示的，栅极217可以包括栅极内 间隔体219,该间隔体可以含有诸如氧化物等任何适当的绝缘材料。在一些实施例中，可以 去除栅极217之下的极化层213(例如，经由适当的蚀刻），以实现增强模式(例如，V lWfi>0V)操 作。例如，在这样的实施例中，极化层213可以处于非本征漏极207和非本征源极210之上，但 是在沟道211之上可以具有开口。在这样的实施例中，栅极217可以与沟道211接触。
[0056]如所示的，栅极内间隔体219可以略微宽于非本征漏极部分207,使得可能出现一 定的下部重叠(under-lapping)(例如，非本征漏极部分207的外缘处于栅极内间隔体219的 外缘之下）。例如，这样的下部重叠可以有利于改善高漏极偏压下的击穿操纵。
[0057]文中关于图5A-5L提供了与所描述的晶体管结构250和/或晶体管200的特征相关 联的额外细节，图5A-5L讨论了晶体管结构250和晶体管200的形成。
[0058]此外，可以在包括片上系统的电子器件结构中实施晶体管100或晶体管200。例如， 所述结构可以包括实施在衬底上的硅互补金属氧化物半导体（CMOS)电路部分102、基于 III-N材料的器件部分103以及其它器件部分。可以在形成于衬底上、之上或之内的III-N材 料区上形成基于III-N材料的器件(例如，晶体管100或晶体管200)。例如，如文中讨论的，衬 底可以是硅。例如，基于器件要求，III-N材料区可以形成为与CMOS电路部分相邻。
[0059] 尽管关于具有横向和/或平面沟道的结构示出了文中所讨论的技术，但是文中所 讨论的技术可以扩展至竖直取向的M0SFET器件、隧道场效应晶体管(TFET)等。这样的实施 方式可以具有使用横向过生长外延技术的优点，该技术使用完全自由表面驰豫来减少生长 期间的缺陷。
[0060] 图3是示出根据本公开内容的至少一些实施方式布置的用于形成具有增强的击穿 电压的晶体管的示例性方法300的流程图。例如，可以实施方法300以制造文中讨论的晶体 管100或晶体管200。在例示的实施方式中，过程500可以包括如由操作301-304所示出的一 项或多项操作。然而，文中的实施例可以包括额外的操作，可以省略某些操作，或者可以按 照所提供的顺序之外的顺序来执行操作。
[0061] 方法300可以开始于操作301，"在衬底之上形成具有开口的硬掩模"，在该操作中， 可以在衬底之上形成具有开口的硬掩模。在实施例中，如关于图4A和文中其它地方所进一 步讨论的，可以在衬底101之上形成硬掩模102。在实施例中，如关于图5D和文中其它地方所 进一步讨论的，可以在衬底201之上形成硬掩模206。
[0062] 方法300可以继续操作302，"形成沟道、以及具有非本征部分和本征部分的源极、 漏极"，在该操作中，可以形成沟道、以及具有非本征部分和本征部分的源极、漏极。在实施 例中，如关于图41和文中其它地方所进一步讨论的，可以在衬底101之上形成源极(包括本 征源极部分106和非本征源极部分115)、漏极（包括本征漏极部分105和非本征漏极部分 114)以及沟道113。在实施例中，如关于图5L和文中其它地方所进一步讨论的，可以在衬底 201之上形成源极(包括本征源极部分215和非本征源极部分210)、漏极(包括本征漏极部分 205、延伸非本征漏极部分212和竖直非本征漏极部分207)以及沟道211。
[0063]方法300可以继续操作303, "在非本征漏极部分和沟道之上设置极化层"，在该操 作中，可以在非本征漏极部分和沟道之上设置极化层。在实施例中，如关于图4H和文中其它 地方所进一步讨论的，可以在非本征漏极部分114和沟道113之上设置极化层111。在实施例 中，如关于图5K和文中其它地方所进一步讨论的，可以在非本征漏极部分(包括延伸非本征 漏极部分212和竖直非本征漏极部分207)和沟道211之上设置极化层213。
[0064]方法300可以继续操作304, "在沟道之上形成栅极"，在该操作中，可以在沟道之上 形成栅极。在实施例中，如关于图41和文中其它地方所进一步讨论的，可以在沟道113之上 形成栅极107。在实施例中，如关于图5L和文中其它地方所进一步讨论的，可以在沟道211之 上形成栅极217。
[0065]如所讨论的，可以实施方法300以制造晶体管100或晶体管200。在文中并且具体而 言关于针对晶体管100的制造的图4A-4I并且关于针对晶体管200的制造的图5A-5L讨论了 与这样的制造技术相关联的其它细节。可以响应于一个或多个计算机程序产品所提供的指 令而开始实施方法300的操作中的任何一者或多者(或本文关于图4A-4I或图5A-5L所讨论 的操作）。这样的程序产品可以包括提供指令的信号承载介质，所述指令在由例如处理器执 行时可以提供文中描述的功能。可以采用任何形式的计算机可读介质来提供计算机程序产 品。因而，例如，包括一个或多个处理器核的处理器可以响应于计算机可读介质传达给处理 器的指令而开始实施所描述的操作中的一者或多者。
[0066]图4A-4I是根据本公开内容的至少一些实施方式布置的在执行特定的制造操作时 的示例性晶体管结构的侧视图。如图4A所示，晶体管结构400包括衬底101。例如，衬底101可 以是大体上沿预定的晶体取向（例如，（100)、（111)、（110)等等)对准的衬底。在一些示例 中，衬底101可以包括半导体材料，例如单晶硅(Si)、锗(Ge)、硅锗(SiGe)、基于III-V材料的 材料(例如，砷化镓(GaAs))、碳化硅(SiC)、蓝宝石(Al 2〇3)或其任何组合。在一些示例中，衬 底101可以包括具有（100)晶体取向的硅，其中误切为4° -11中（并且4且-6且尤为有利）。使 用具有（110)晶体取向的硅的示例可以提供对于后续的外延生长具有较小的失配的优点。 在各种示例中，衬底101可以包括用于集成电路或电子器件的金属化互连层，所述电子器件 例如是晶体管、存储器、电容器、电阻器、光电子器件、开关、或者通过例如层间电介质或沟 槽绝缘层等的电绝缘层隔开的任何其它有源或无源电子器件。
[0067]同样如图4A所示，可以在衬底101之上形成包括开口 117的硬掩模102。硬掩模102 可以包括对接下来形成的外延III-N材料有选择性的任何材料。例如，硬掩模102可以包括 氧化硅、氮化硅、氮氧化硅、氧化铝等。开口 117的位置可以限定接下来形成的外延III-N材 料的大致中心线、本征源极之间的距离、晶体管的间距、和/或滑移缺陷的位置。硬掩模102 可以具有任何适当的厚度，例如，l〇〇_2〇〇nm。硬掩模102可以是使用任何一种或多种适当的 技术形成的。例如，可以使用诸如化学气相沉积（CVD)、等离子体增强化学气相沉积 (PECVD)、物理气相沉积(PVD)、分子束外延(MBE)、金属有机化学气相沉积(MOCVD)或原子层 沉积(ALD)等均厚沉积技术来沉积硬掩模102,并且可以使用基于光刻和蚀刻的技术形成开 口 117和/或使开口 117图案化。
[0068]图4B示出了在外延III-N凸块403的外延生长之后的与晶体管结构400相似的晶体 管结构401。可以使用任何适当的外延生长技术形成外延III-N凸块403,所述外延生长技术 例如是经由化学气相沉积(CVD)、金属有机化学气相沉积(M0CVD)、原子层沉积(ALD)或者任 何其它外延生长技术进行的外延生长，其中，M0CVD尤为有利。外延III-N凸块403可以包括 任何适当的III-N材料，例如，GaN。此外，外延III-N凸块403可以具有任何适当的厚度，例 如，100-500nm。在一些示例中，可以基于外延III-N材料的最终厚度来确定外延III-N凸块 403的厚度，使得可以去除外延III-N凸块403的顶部圆化部分并且可以满足最终设计参数。 [0069] 如所示的，外延III-N凸块403可以包括诸如滑移缺陷的缺陷109。滑移缺陷可能沿 通常处于竖直或水平方向的滑移面滑行。在一些示例中，开口 117的放置可以与缺陷109相 关联，并且如上文(参考图1A)所讨论的，本征源极部分的放置可以大体上与开口 117对准。 这种对准可以提供终止于本征源极部分106处的缺陷109,使缺陷109在本征源极106与衬底 117之间延伸。这种缺陷路径不会对器件的操作造成重要影响，因为在操作中，本征源极部 分106上的电压保持在0V。在一些实施例中，外延III-N凸块403可以包括如所示的圆化顶表 面。在其它实施例中，外延III-N凸块403可以包括大体上平坦的表面，使得可以不实施任选 的后续平面化操作。
[0070] 在一些实施例中，在外延III-N凸块403的外延生长之前，可以对衬底101执行表面 制备。例如，可以在开口 117处在衬底101中形成沟槽。沟槽可以包括诸如V形槽的沟槽形状， 其暴露了取向{111}的硅表面，并且沟槽可以包括误切和/或促进外延III-N凸块403的外延 生长的尺寸。
[0071] 图4C示出了在回填操作和任选的平面化操作之后的与晶体管结构401类似的晶体 管结构404。如图4C所示，可以在外延III-N材料区103之间提供回填材料405，并且可以执行 任选的平面化，以提供大体上平坦的表面406。回填材料405可以包括相对于外延III-N材料 区103具有蚀刻选择性的任何材料，使得随后可以去除回填材料405。平面化操作可以包括 任何适当的一种或多种技术，例如化学机械抛光操作，并且如所讨论的，在一些实施例中可 以不采用平面化操作。外延ΠΙ-Ν材料区103可以具有任何适当的厚度，例如，100-500nm，如 所讨论的。
[0072]图4D示出了在形成硬掩模408之后的与晶体管结构404相似的晶体管结构407。如 图4D所示，可以形成硬掩模408并使其图案化，以使硬掩模408包括大体上与回填材料405对 准的开口 409。硬掩模408可以包括相对于外延III-N材料区103具有外延选择性的任何材 料，使得可以从外延III-N材料区103 (而不是硬掩模408)外延生长后续的较宽带隙材料。例 如，可以使用关于硬掩模102所讨论的任何材料（例如，氧化硅、氮化硅、氮氧化硅、氧化铝 等）。如图4D所示，一个或多个悬突部分410是容许存在的，而且有可能是有利的，因为它们 可以限制后续外延材料的生长。可以使用任何适当的一种或多种技术，例如使用诸如CVD、 PECVD、PVD、MBE、M0CVD、ALD等均厚沉积技术来形成硬掩模408，并且可以使用基于光刻和蚀 刻的技术来形成开口 409和/或使其图案化。
[0073]图4E示出了在去除回填材料405以暴露开口 412之后的与晶体管结构407类似的晶 体管结构411。可以使用诸如蚀刻操作等任何适当的技术来去除回填材料405。
[0074]图4F示出了在较宽带隙材料凸块414的横向外延生长之后的与晶体管结构411相 似的晶体管结构413。可以经由外延III-N材料区103通过横向外延生长形成较宽带隙材料 凸块414。较宽带隙材料凸块414可以包括任何适当的一种或多种材料，例如，AlGaN。可以使 用任何适当的外延生长技术形成较宽带隙材料凸块414,所述外延生长技术例如为经由化 学气相沉积、金属有机化学气相沉积、原子层沉积或者任何其它外延生长技术进行的外延 生长。如上文关于图1C所讨论的，在各种实施例中，随后形成的宽带隙材料区104和相关联 的非本征漏极部分114可以具有异质结116处的铝百分比分布曲线。在一些实施例中，可以 横向外延生长较宽带隙材料凸块414,以提供线性渐变非本征漏极部分、具有降低的斜率的 曲线渐变非本征漏极部分或者突变漏极部分。
[0075]如所示的，在一些实施方式中，较宽带隙材料凸块414可以具有弧形顶表面。在其 它实施方式中，较宽带隙材料凸块414可以具有大体上平坦的顶表面，使得不需要后续的平 面化操作。
[0076]图4G示出了在去除硬掩模408以及任选的平面化操作之后的与晶体管结构413类 似的晶体管结构415。可以使用诸如蚀刻或剥离操作等任何适当的技术来去除硬掩模408， 并且任选平面化操作(如果需要的话)可以包括任何适当的一种或多种技术，例如化学机械 平面化等。
[0077]图4H示出了在极化层417的外延生长之后的与晶体管结构415类似的晶体管结构 416。极化层417可以包括可以在外延III-N材料区103和/或外延较宽带隙材料区104中提供 2D电子气的任何材料或材料叠置体。例如，如所讨论的，极化层417可以是Α1Ν、Α1ΙηΝ或 AlGaN或者它们的任何组合。可以使用任何适当的外延生长技术形成极化层417,所述外延 生长技术例如是经由化学气相沉积、金属有机化学气相沉积、原子层沉积或者任何其它外 延生长技术进行的外延生长。
[0078]图41示出了在形成本征漏极部分105、本征源极部分106、示例性栅极107以及示例 性侧壁间隔体108a、108b之后的与晶体管结构416类似的晶体管结构418。例如，本征漏极部 分105和本征源极部分106的形成可以包括图案化操作、蚀刻操作以及生成本征漏极部分 105和本征源极部分106的外延再生长操作。在实施例中，本征漏极部分105和本征源极部分 106包括N+材料。在实施例中，本征漏极部分105和本征源极部分106包括掺杂有硅的、具有 低于大约10%的铟的氮化铟镓。可以使用标准制造技术形成栅极107和侧壁间隔体108a、 108b。栅极107可以包括任何适当的栅极叠置体，所述栅极叠置体包括邻近沟道113的诸如 非外延电介质的电介质，或者可以是不包含电介质的叠置体，例如在HEMT实施中就是这样。 为了实现所讨论的增强模式操作，可以在高k电介质沉积之前，从栅极107下面去除极化层 111〇
[0079]图5A-5L是根据本公开内容的至少一些实施方式布置的在执行特定的制造操作时 的示例性晶体管结构的侧视图。如图5A所示，晶体管结构500包括衬底201。例如，衬底201可 以是大体上沿预定的晶体取向（例如，（100)、（ill)、（110)等等)对准的衬底。在一些示例 中，衬底201可以包括半导体材料，例如单晶硅Si、Ge、SiGe、基于III-V材料的材料(例如， GaAs)、SiC、蓝宝石或其任何组合。在一些示例中，衬底201可以包括具有（100)晶体取向的 硅，其中误切为4切-11中（4误-6误尤为有利）。使用具有（110)晶体取向的硅的示例可以提 供具有较小的晶格的优点，并且可以由此为后续外延生长提供较小的失配。在各种示例中， 衬底101可以包括用于集成电路或电子器件的金属化互连层，所述电子器件例如是晶体管、 存储器、电容器、电阻器、光电子器件、开关或者通过例如层间电介质、沟槽绝缘层等的电绝 缘层隔开的任何其它有源或无源电子器件。
[0080]同样如图5A所示，可以在衬底201之上形成包括开始220的硬掩模202。硬掩模202 可以包括对后续形成的外延III-N材料具有选择性的任何材料。例如，硬掩模202可以包括 氧化硅、氮化硅、氮氧化硅、氧化铝等。可以使开口 220的位置相对于硬掩模206的开口 221发 生偏移(请参考图2A)，以使后续形成的外延III-N材料中的任何缺陷被隔离于硬掩模206之 下，并且可以不对外延III-N材料区208和相关联的器件造成影响。外延III-N材料层203和 外延III-N材料区208(请再次参考图2A)的这种两级外延生长(例如，横向外延生长或过生 长)可以在竖直非本征漏极部分207中提供非常低的缺陷，其中，任何缺陷可能削弱器件性 能，尤其是在高压下。例如，可以使开口 220从竖直非本征漏极部分横向偏移开上文讨论的 晶体管间距(例如，竖直非本征漏极部分与第二竖直非本征漏极部分之间的距离）的四分之 〇
[0081 ] 硬掩模202可以具有任何适当的厚度，例如，100-200nm。可以使用任何适当的一种 或多种技术形成硬掩模202。例如，可以使用诸如化学气相沉积、等离子体增强化学气相沉 积、物理气相沉积、分子束外延、金属有机化学气相沉积、原子层沉积等均厚沉积技术来沉 积硬掩模202,并且可以使用基于光刻和蚀刻的技术形成开口 220和/或使其图案化。
[0082]图5B示出了在外延III-N材料层203的外延生长之后的与晶体管结构500相似的晶 体管结构501。可以使用任何适当的外延生长技术来形成外延III-N材料层203,所述外延生 长技术例如是经由化学气相沉积、金属有机化学气相沉积、原子层沉积或任何其它外延生 长技术进行的外延生长。外延ΠI-N材料层203可以包括任何适当的III-N材料，例如，GaN。 此外，外延III-N材料层203可以具有任何适当的厚度，例如，100-500nm。
[0083] 如所示的，外延III-N材料层203可以包括诸如滑移缺陷的缺陷204,所述滑移缺陷 可以沿通常处于竖直或水平方向的滑移面滑行。如上文所讨论的，可以预先确定开口 220的 放置，以消除或降低缺陷204的影响。如所示的，在一些实施例中，外延III-N材料层203在外 延生长之后可以包括大体上平坦的顶表面。在其它实施例中，可以在进一步的处理之前使 外延III-N材料层203平面化。在一些实施例中，在外延III-N材料层203的外延生长之前，可 以对衬底201执行表面制备。例如，可以在开口 220处在衬底201中形成沟槽。沟槽可以包括 诸如V形槽的沟槽形状，并且可以包括误切和/或促进外延III-N材料层203的外延生长的尺 寸。
[0084]图5C示出了本征漏极部分205的外延生长之后的与晶体管结构501相似的晶体管 结构502。本征漏极部分205的形成可以包括外延生长操作。例如，外延生长可以包括化学气 相沉积、金属有机化学气相沉积、原子层沉积或任何其它外延生长技术。在实施例中，本征 漏极部分205包括N+材料。在实施例中，本征漏极部分205包括掺杂有硅的、具有低于大约 10%的铟的氮化铟镓。如图2B所示，本征漏极部分205可以提供用于多个晶体管的漏极，并 且可以设置在后续形成的硬掩模之下，如下文所讨论的。
[0085]图5D示出了在形成具有开口 221的硬掩模206之后的与晶体管结构502相似的晶体 管结构503。硬掩模206可以包括对后续形成的外延III-N材料有选择性的任何材料，例如， 氧化硅、氮化硅、氮氧化硅、氧化铝等。如所讨论的，可以使开口 221的位置相对于硬掩模202 的开口 220发生偏移，以使开口 220处的缺陷204被隔离于硬掩模206之下，并且可以不影响 后续形成的外延III-N材料区以及相关联的器件。硬掩模206可以具有任何适当的厚度，例 如，100-200nm。可以使用任何适当的一种或多种技术形成硬掩模206。例如，可以使用诸如 化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、分子束外延、金属有机化学气 相沉积、原子层沉积等均厚沉积技术来沉积硬掩模206,并且可以使用基于光刻和蚀刻的技 术形成开口 221和/或使其图案化。
[0086]图5E示出了在外延III-N凸块505的外延生长之后的与晶体管结构503相似的晶体 管结构504。可以使用任何适当的外延生长技术形成外延III-N凸块505,所述外延生长技术 例如是经由化学气相沉积、金属有机化学气相沉积、原子层沉积或者任何其它外延生长技 术进行的外延生长。外延III-N凸块505可以包括任何适当的III-N材料，例如，GaN、AlGaN或 这两者，并且其间具有异质结，如文中所讨论的。此外，外延III-N凸块505可以具有任何适 当厚度，例如，40nm-2微米。例如，可以基于晶体管200的预定击穿电压来选择外延III-N凸 块505的厚度，使得在进一步的平面化处理之后，竖直非本征漏极部分207的厚度具有预期 厚度等。如图5E所示，外延III-N凸块505可以从硬掩模206中的开口横向生长出来并与硬掩 模206的部分重叠。
[0087]图5F示出了在回填操作和任选的平面化操作之后的与晶体管结构504相似的晶体 管结构506。如图5F所示，可以在外延III-N凸块505之间提供回填材料507,并且可以执行任 选的平面化，以提供大体上平坦的表面508和竖直非本征漏极部分207。回填材料507可以包 括对竖直非本征漏极部分207(例如，外延III-N材料)具有蚀刻选择性的任何材料，以使得 接下来可以选择性地去除回填材料507。平面化操作可以包括任何适当的一种或多种技术， 例如化学机械抛光操作，并且如所讨论的，在一些实施例中，可以不采用平面化操作。竖直 非本征漏极部分207可以具有任何适当的厚度，例如，40nm-2微米，如所讨论的。
[0088]图5G示出了在形成硬掩模510之后的与晶体管结构506相似的晶体管结构509。如 图5G所示，可以形成硬掩模510并使其图案化，以使硬掩模510包括大体上与回填材料507对 准的开口 511。硬掩模510可以包括相对于外延III-N材料区103具有外延选择性的任何材 料，以使得可以从外延III-N材料区103(而不是硬掩模408)外延生长后续的较宽带隙材料。 例如，可以使用文中关于硬掩模所讨论的任何材料(例如，氧化硅、氮化硅、氮氧化硅、氧化 铝等）。如图5G所示，一个或多个悬突部分512可以是容许存在的，并且有可能是有利的，因 为它们可以限制后续外延材料的生长。
[0089]图5H示出了在去除回填材料507以暴露开口 514之后的与晶体管结构509相似的晶 体管结构513。可以使用诸如蚀刻操作等任何适当的技术来去除回填材料507。
[0090]图51示出了在外延III-N材料凸块516的横向外延生长之后的与晶体管结构513相 似的晶体管结构515。可以经由竖直非本征漏极部分207 (例如，外延III-N材料)通过横向外 延生长来形成外延III-N材料凸块516。外延III-N材料凸块516可以包括任何适当的一种或 多种材料，例如，GaN。外延III-N材料凸块516可以是使用任何适当的外延生长技术形成的， 所述外延生长技术例如是经由化学气相沉积、金属有机化学气相沉积、原子层沉积或任何 其它外延生长技术进行的外延生长。如所示的，外延III-N材料凸块516可以具有近似等于 或者略微大于竖直非本征漏极部分207的高度，例如，40nm-2微米。同样如所示的，在一些示 例中，外延III-N材料凸块516可以包括圆化顶表面，以使后续的平面化操作可以是有利的。 在其它示例中，外延III-N材料凸块516可以具有大体上平坦的表面，使得可以不需要平面 化操作。
[0091] 图5J示出了在去除硬掩模510以及任选的平面化操作之后的与晶体管结构515相 似的晶体管结构517。可以使用诸如蚀刻或剥离操作等任何适当的技术来去除硬掩模510， 并且任选的平面化操作(如果需要的话)可以包括任何适当的一种或多种技术，例如化学机 械平面化等。
[0092] 图5K示出了在极化层519的外延生长之后的与晶体管结构518相似的晶体管结构 518。极化层519可以包括可以在外延III-N材料区208和/或竖直非本征漏极部分207中提供 2D电子气的任何材料或材料叠置体。例如，如所讨论的，极化层519可以是Α1Ν、Α1ΙηΝ或 AlGaN或者它们的任何组合。可以使用任何适当的外延生长技术形成极化层519,所述外延 生长技术例如是经由化学气相沉积、金属有机化学气相沉积、原子层沉积或者任何其它外 延生长技术进行的外延生长。
[0093] 图5L示出了在形成本征源极部分215、示例性栅极217(包括示例性栅极内间隔体 219)以及示例性侧壁间隔体218a、218b之后的与晶体管结构518相似的晶体管结构520。例 如，本征源极部分215的形成可以包括图案化操作、蚀刻操作以及生成本征源极部分215的 外延再生长操作。在实施例中，本征源极部分215包括N+材料。在实施例中，本征源极部分 215包括掺杂有硅的、具有低于大约10%的铟的氮化铟镓。可以使用标准制造技术形成栅极 217和侧壁间隔体218a、218b。栅极217可以包括任何适当的栅极叠置体，所述栅极叠置体包 括邻近沟道211的诸如非外延电介质等电介质，或者可以是不包含电介质的叠置体，例如在 HEMT实施方式中就是这样。为了实现所讨论的增强模式操作，可以在高k电介质沉积之前从 栅极217下面去除极化层。
[0094] 图6是根据本公开内容的至少一些实施方式布置的采用带有具有增强的击穿电压 (Vb)的晶体管的1C的移动计算平台600的示意图。具有增大或增强的击穿电压的晶体管可 以是文中讨论的任何晶体管，例如晶体管100或晶体管200等。移动计算平台600可以是被配 置为实现电子数据显示、电子数据处理、无线电子数据传输等中的每者的任何便携式装置。 例如，移动计算平台600可以是平板电脑、智能电话、上网本、膝上型计算机等中的任一种， 并且可以包括显示屏605(其在示例性实施例中为触摸屏(例如，电容式、电感式、电阻式触 摸屏等））、芯片级(SoC)或者封装级集成系统610、以及电池615。
[0095]在放大图620中进一步示出了集成系统610。在示例性实施例中，封装器件650(在 图6被标记为"存储器/处理器"）包括至少一个存储器芯片（例如，RAM)和/或至少一个处理 器芯片(例如，微处理器、多核微处理器或图形处理器等）。在实施例中，封装器件650是包括 SRAM高速缓存的微处理器。还可以将封装器件650连同功率管理集成电路(PMIC)630、包括 宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带和模拟前端模块，模拟前端 模块还包括处于发射路径上的功率放大器和处于接收路径上的低噪声放大器)的RF(无线） 集成电路(RFIC)625及其控制器635中的一者或多者一起耦合至板、衬底或插入机构660。一 般而言，还可以将封装器件650耦合至（例如，通信耦合至）显示屏605。如所示的，PMIC 630 和RFIC 625之一或两者可以采用具有增强的击穿电压(Vb)的晶体管。例如，所采用的晶体 管可以包括:设置在衬底之上的硬掩模，使硬掩模包括至少一个开口；源极;漏极；以及位于 源极与漏极之间的栅极耦合沟道，使沟道包括氮化镓并且设置在硬掩模之上，并且使漏极 包括邻近沟道的非本征漏极部分和远离沟道的本征漏极部分；以及极化层，其至少设置在 非本征漏极部分和沟道之上，使源极或漏极的至少其中之一的部分设置在硬掩模的开口或 文中讨论的任何其它特征之上。
[0096]从功能上来讲，PMIC 630可以执行电池功率调节、DC到DC转换等，并且因此具有耦 合至电池615的输入和向其它功能模块提供电流源的输出。在实施例中，PMIC 630可以执行 高电压操作。如进一步所示，在示例性实施例中，RFIC 625具有耦合至天线（未示出）的输 出，以实施很多无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi (IEEE 802.11 族）、WiMAX(IEEE 802 · 16族）、IEEE 802 · 20、长期演进（LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、 EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被命名为3G、4G、5G或更高代的 任何其它无线协议。在替代实施方式中，这些板级模块中的每者可以集成到耦合至封装器 件650的封装衬底的独立1C上或者集成到耦合至封装器件650的封装衬底的单个IC(SOC) 内。
[0097]图7是根据本公开内容的至少一些实施方式布置的计算装置700的功能框图。例 如，可以在平台600内找到计算装置700，并且计算装置700还包括母板702，母板702容纳许 多部件，例如但不限于处理器701(例如，应用处理器）以及一个或多个通信芯片704、705。处 理器701可以物理和/或电耦合至母板702。在一些示例中，处理器701包括封装在处理器701 内的集成电路管芯。一般而言，术语"处理器"可以指对来自寄存器和/或存储器的电子数据 进行处理以将该电子数据转换为可以存储在寄存器和/或存储器内的其它电子数据的任何 装置或装置的部分。
[0098] 在各种示例中，一个或多个通信芯片704、705也可以物理和/或电耦合至母板702。 在其它实施方式中，通信芯片704可以是处理器701的部分。根据其应用，计算装置700可以 包括其它部件，这些部件可以或可以不物理和电耦合至母板702。这些其它部件可以包括但 不限于如所示的易失性存储器(例如，DRAM)707、708、非易失性存储器(例如，R0M)710、图形 处理器712、闪速存储器、全球定位系统(GPS)装置713、罗盘714、芯片组706、天线716、功率 放大器709、触摸屏控制器711、触摸屏显示器717、扬声器715、照相机703、和电池718、以及 其它部件，例如数字信号处理器、密码处理器、音频编译码器、视频编译码器、加速度计、陀 螺仪、以及大容量存储装置(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘 (DVD)等)等等。
[0099]通信芯片704、705能够实现往返于计算装置700传输数据的无线通信。术语"无线" 及其派生词可以用来描述通过使用经调制的电磁辐射经由非固态介质传递数据的电路、装 置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不包含任何线，但是在一 些实施例中它们可能不包含线。通信芯片704、705可以实施很多无线标准或协议中的任何 标准或协议，所述标准或协议包括但不限于文中其它地方所描述的那些标准或协议。如所 讨论的，计算装置700可以包括多个通信芯片704、705。例如，第一通信芯片可以专用于较短 距离的无线通信，例如Wi-Fi和蓝牙，第二通信芯片可以专用于较长距离的无线通信，例如 GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
[0100] 如文中描述的任何实施方式中所使用的，术语"模块"是指被配置为提供文中描述 的功能的软件、固件和/或硬件的任何组合。软件可以体现为软件包、代码和/或指令集或指 令，并且文中描述的任何实施方式中使用的"硬件"可以单独地或者以组合方式包括(例如） 硬布线电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。模块可 以共同地或单独地体现为形成较大系统的部分的电路，例如，所述系统为集成电路(1C)、片 上系统(SoC)等等。
[0101] 尽管已经参考各种实施方式描述了文中阐述的某些特征，但是不应将该描述解释 为具有限定意义。因而，对于本公开所属领域技术人员而言显而易见的对文中描述的实施 方式的各种修改以及其它实施方式应当被视为处于本公开内容的精神和范围内。
[0102] 下面的示例属于其它实施例。
[0103] 在一个或多个第一实施例中，一种晶体管包括:设置在衬底之上的硬掩模，使得硬 掩模包括至少一个开口；源极;漏极；以及处于源极与漏极之间的栅极耦合沟道，使得所述 沟道包括氮化镓并且设置在硬掩模之上，并且使得所述漏极包括邻近沟道的非本征漏极部 分和远离沟道的本征漏极部分；以及至少设置在非本征漏极部分之上的极化层，使得所述 源极或漏极的至少其中之一的部分可以设置在硬掩模的开口之上。
[0104]另如第一实施例，非本征漏极部分包括比沟道具有更宽的带隙的材料。
[0105] 另如第一实施例，栅极包括栅极叠置体，所述栅极叠置体包括邻近沟道的非外延 电介质。
[0106] 另如第一实施例，栅极包括栅极叠置体，所述栅极叠置体包括邻近沟道的非外延 电介质，并且源极包括邻近沟道的非本征源极部分和远离沟道的本征源极部分，使极化层 设置在非本征源极部分之上并具有处于沟道之上的开口。
[0107]另如第一实施例，源极的部分设置在硬掩模的开口之上，并且非本征漏极部分包 括比沟道具有更宽的带隙的材料。
[0108]另如第一实施例，源极的部分设置在硬掩模的开口之上，并且非本征漏极部分包 括比沟道具有更宽的带隙的材料，使所述材料包括氮化铝镓。
[0109]另如第一实施例，源极的部分设置在硬掩模的开口之上，并且非本征漏极部分包 括比沟道具有更宽的带隙的材料，使所述材料包括氮化铝镓，并且非本征漏极部分包括渐 变非本征漏极部分，其具有从沟道与非本征漏极部分之间的结朝向本征漏极部分增大的铝 百分比。
[0110] 另如第一实施例，源极的部分设置在硬掩模的开口之上，并且非本征漏极部分包 括比沟道具有更宽的带隙的材料，使所述材料包括氮化铝镓，所述氮化铝镓具有不超过 10%的铝百分比，而余量为镓。
[0111] 另如第一实施例，源极的部分设置在硬掩模的开口之上，并且非本征漏极部分包 括比沟道具有更宽的带隙的材料，使所述材料包括氮化铝镓，并且晶体管的预定击穿电压 是至少10伏，并且非本征漏极部分的横向长度低于45nm。
[0112] 另如第一实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸。
[0113] 另如第一实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸，并 且非本征漏极部分包括设置在硬掩模的开口之上并在沟道与本征漏极之间延伸的竖直非 本征漏极部分。
[0114] 另如第一实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸，并 且非本征漏极部分包括设置在硬掩模的开口之上并在沟道与本征漏极之间延伸的竖直非 本征漏极部分，并且所述晶体管还包括设置在硬掩模与衬底之间的包括至少一个第二开口 的第二硬掩模以及设置在第二硬掩模之上的III-N材料层，其中，本征漏极部分设置在III-N材料层之上。
[0115] 另如第一实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸，并 且非本征漏极部分包括设置在硬掩模的开口之上并在沟道与本征漏极之间延伸的竖直非 本征漏极部分，并且所述晶体管还包括设置在硬掩模与衬底之间的包括至少一个第二开口 的第二硬掩模以及设置在第二硬掩模之上的III-N材料层，其中，本征漏极部分设置在III-N材料层之上，并且第二开口从竖直非本征漏极部分横向偏移了竖直非本征漏极部分与第 二竖直非本征漏极部分之间的间距的四分之一。
[0116]另如第一实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸，并 且非本征漏极部分包括设置在硬掩模的开口之上并在沟道与本征漏极之间延伸的竖直非 本征漏极部分，并且所述晶体管还包括设置在硬掩模与衬底之间的包括至少一个第二开口 的第二硬掩模以及设置在第二硬掩模之上的III-N材料层，其中，本征漏极部分设置在III-N材料层之上，并且所述晶体管的预定击穿电压是至少100伏，并且非本征漏极部分的有效 长度低于440nm〇
[0117] 在一个或多个第二实施例中，一种制造晶体管的方法包括:在衬底之上形成硬掩 模，使所述硬掩模包括至少一个开口；形成源极、漏极以及处于源极与漏极之间的沟道，使 所述沟道包括氮化镓并且形成在硬掩模之上，使得形成漏极包括形成邻近沟道的非本征漏 极部分以及形成远离沟道的本征漏极部分，并且使得源极或漏极的至少其中之一的部分设 置在硬掩模的开口之上；至少在非本征漏极部分和沟道之上设置极化层；以及在沟道之上 形成栅极。
[0118] 另如第二实施例，非本征漏极部分包括比沟道具有更宽的带隙的材料。
[0119] 另如第二实施例，形成非本征漏极部分包括横向外延生长比沟道具有更宽的带隙 的材料。
[0120] 另如第二实施例，所述方法还包括:从沟道之上去除极化层的部分，使形成栅极包 括直接在沟道上形成栅极。
[0121]另如第二实施例，设置所述极化层包括在沟道与栅极之间设置极化层。
[0122] 另如第二实施例，形成非本征漏极部分包括横向外延生长渐变氮化铝镓，渐变氮 化铝镓具有从沟道与非本征漏极部分之间的结朝向本征漏极部分增大的铝百分比。
[0123] 另如第二实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸。
[0124] 另如第二实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸，并 且所述方法还包括:在硬掩模与衬底之间形成包括至少一个第二开口的第二硬掩模并在第 二硬掩模之上外延过生长III-N材料层，其中，本征漏极部分形成在III-N材料层之上。
[0125] 在一个或多个第三实施例中，一种系统包括：功率管理集成电路，其还包括晶体 管，所述晶体管包括:处于衬底之上的硬掩模，其中，所述硬掩模包括至少一个开口；源极； 漏极；以及处于源极与漏极之间的栅极耦合沟道，使得所述沟道包括氮化镓并且设置在硬 掩模之上，并且使得所述漏极包括邻近沟道的非本征漏极部分和远离沟道的本征漏极部 分；以及至少设置在非本征漏极部分之上的极化层，使得源极和漏极的至少其中之一的部 分设置在硬掩模的开口之上。
[0126] 另如第三实施例，源极的部分设置在硬掩模的开口之上，并且非本征漏极部分包 括氮化铝镓，所述氮化铝镓具有不超过10%的铝百分比，而余量为镓。
[0127] 另如第三实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸，并 且其中，非本征漏极部分包括设置在硬掩模的开口之上并在沟道与本征漏极之间延伸的竖 直非本征漏极部分。
[0128] 另如第三实施例，本征漏极部分设置在硬掩模之下并在硬掩模之下横向延伸，并 且其中，非本征漏极部分包括设置在硬掩模的开口之上并在沟道与本征漏极之间延伸的竖 直非本征漏极部分，并且所述晶体管还包括设置在硬掩模与衬底之间的包括至少一个第二 开口的第二硬掩模以及设置在第二硬掩模之上的III-N材料层，其中，本征漏极部分设置在 III-N材料层之上。
[0129] 另如第三实施例，所述源极包括邻近沟道的非本征源极部分以及远离沟道的本征 源极部分，并且极化层设置在非本征源极部分之上，并且极化层具有处于沟道之上的开口。 [0130]另如第三实施例，非本征漏极部分包括比沟道具有更宽的带隙的材料。
[0131]另如第三实施例，非本征漏极部分包括比沟道具有更宽的带隙的材料，并且非本 征漏极部分包括渐变非本征漏极部分，该部分具有从沟道与非本征漏极部分之间的结朝向 本征漏极部分增大的铝百分比。
[0132] 另如第三实施例，所述栅极包括栅极叠置体，所述栅极叠置体包括邻近沟道的非 外延电介质。
[0133] 另如第三实施例，所述晶体管包括关于第一实施例所描述的任何特征。
[0134] 在一个或多个第四实施例中，一种移动计算平台包括关于第一或第三实施例所讨 论的示例性结构中的任何结构。
[0135] 应当认识到，本发明不限于如此描述的实施例，而是可以利用修改和变化来实践 本发明而不背离所附权利要求的范围。例如，上述实施例可以包括特征的特定组合。然而， 上述实施例不受这一方面的限制，并且在各种实施方式中，上述实施例可以包括仅采取这 样的特征的子集、采取这样的特征的不同顺序、采取这样的特征的不同组合、和/或采取明 确列举的那些特征以外的额外特征。因此，应当参考所附权利要求连同为这样的权利要求 赋予权力的等价方案的完整范围来确定本发明的范围。
【主权项】
1. 一种晶体管，包括： 设置在衬底之上的硬掩模，其中，所述硬掩模包括至少一个开口； 源极、漏极以及位于所述源极与所述漏极之间的栅极耦合沟道，其中，所述沟道包括氮 化镓并且设置在所述硬掩模之上，并且其中，所述漏极包括邻近所述沟道的非本征漏极部 分以及远离所述沟道的本征漏极部分；以及 至少设置在所述非本征漏极部分之上的极化层，其中，所述源极或所述漏极的至少其 中之一的部分设置在所述硬掩模的所述开口之上。2. 根据权利要求1所述的晶体管，其中，所述非本征漏极部分包括比所述沟道具有更宽 的带隙的材料。3. 根据权利要求1所述的晶体管，其中，所述栅极包括栅极叠置体，所述栅极叠置体包 括邻近所述沟道的非外延电介质。4. 根据权利要求3所述的晶体管，其中，所述源极包括邻近所述沟道的非本征源极部分 以及远离所述沟道的本征源极部分，其中，所述极化层设置在所述非本征源极部分之上，并 且所述极化层在所述沟道之上具有开口。5. 根据权利要求1所述的晶体管，其中，所述源极的部分设置在所述硬掩模的所述开口 之上，并且其中，所述非本征漏极部分包括比所述沟道具有更宽的带隙的材料。6. 根据权利要求5所述的晶体管，其中，所述材料包括氮化铝镓。7. 根据权利要求6所述的晶体管，其中，所述非本征漏极部分包括渐变非本征漏极部 分，所述渐变非本征漏极部分具有从所述沟道与所述非本征漏极部分之间的结朝向所述本 征漏极部分增大的铝百分比。8. 根据权利要求6所述的晶体管，其中，所述氮化铝镓包括不超过10%的铝百分比，并 且余量为镓。9. 根据权利要求6所述的晶体管，其中，所述晶体管的预定击穿电压是至少10伏，并且 所述非本征漏极部分的横向长度低于45nm。10. 根据权利要求1所述的晶体管，其中，所述本征漏极部分设置在所述硬掩模之下并 且在所述硬掩模之下横向延伸。11. 根据权利要求10所述的晶体管，其中，所述非本征漏极部分包括设置在所述硬掩模 的所述开口之上并且在所述沟道与所述本征漏极之间延伸的竖直非本征漏极部分。12. 根据权利要求11所述的晶体管，还包括： 设置在所述硬掩模与所述衬底之间的第二硬掩模，所述第二硬掩模包括至少一个第二 开口；以及 设置在所述第二硬掩模之上的III-N材料层，其中，所述本征漏极部分设置在所述III-N材料层之上。13. 根据权利要求12所述的晶体管，其中，所述第二开口从所述竖直非本征漏极部分横 向偏移了所述竖直非本征漏极部分与第二竖直非本征漏极部分之间的间距的四分之一。14. 根据权利要求11所述的晶体管，其中，所述晶体管的预定击穿电压是至少100伏，并 且所述非本征漏极部分的有效长度低于440nm。15. -种用于制造晶体管的方法，包括： 在衬底之上形成硬掩模，其中，所述硬掩模包括至少一个开口； 形成源极、漏极以及位于所述源极与所述漏极之间的沟道，其中，所述沟道包括氮化镓 并且形成在所述硬掩模之上，其中，形成所述漏极包括形成邻近所述沟道的非本征漏极部 分以及形成远离所述沟道的本征漏极部分，并且其中，所述源极或所述漏极的至少其中之 一的部分设置在所述硬掩模的所述开口之上； 至少在所述非本征漏极部分之上设置极化层；以及 在所述沟道之上形成栅极。16. 根据权利要求15所述的方法，其中，所述非本征漏极部分包括比所述沟道具有更宽 的带隙的材料。17. 根据权利要求15所述的方法，其中，形成所述非本征漏极部分包括横向外延生长比 所述沟道具有更宽的带隙的材料。18. 根据权利要求15所述的方法，其中，形成所述非本征漏极部分包括横向外延生长渐 变氮化铝镓，所述渐变氮化铝镓具有从所述沟道与所述非本征漏极部分之间的结朝向所述 本征漏极部分增大的铝百分比。19. 根据权利要求15所述的方法，其中，所述本征漏极部分设置在所述硬掩模之下并且 在所述硬掩模之下横向延伸。20. 根据权利要求19所述的方法，还包括： 在所述硬掩模与所述衬底之间形成第二硬掩模，所述第二硬掩模包括至少一个第二开 口；以及 在所述第二硬掩模之上外延过生长III-N材料层，其中，所述本征漏极部分形成在所述 III-N材料层之上。21. -种系统，包括： 功率管理集成电路，其还包括晶体管，所述晶体管包括： 在衬底之上的硬掩模，其中，所述硬掩模包括至少一个开口； 源极、漏极以及位于所述源极与所述漏极之间的栅极耦合沟道，其中，所述沟道包括氮 化镓并且设置在所述硬掩模之上，并且其中，所述漏极包括邻近所述沟道的非本征漏极部 分以及远离所述沟道的本征漏极部分；以及 至少设置在所述非本征漏极部分之上的极化层，其中，所述源极或所述漏极的至少其 中之一的部分设置在所述硬掩模的所述开口之上。22. 根据权利要求21所述的系统，其中，所述源极的部分设置在所述硬掩模的所述开口 之上，并且其中，所述非本征漏极部分包括氮化铝镓，所述氮化铝镓具有不超过10%的铝百 分比，并且余量为镓。23. 根据权利要求21所述的系统，其中，所述本征漏极部分设置在所述硬掩模之下并且 在所述硬掩模之下横向延伸，并且其中，所述非本征漏极部分包括设置在所述硬掩模的所 述开口之上并且在所述沟道与所述本征漏极之间延伸的竖直非本征漏极部分。24. 根据权利要求23所述的系统，所述晶体管还包括： 设置在所述硬掩模与所述衬底之间的第二硬掩模，所述第二硬掩模包括至少一个第二 开口；以及 设置在所述第二硬掩模之上的III-N材料层，其中，所述本征漏极部分设置在所述III-N材料层之上。
【文档编号】H01L29/78GK106030816SQ201480076340
【公开日】2016年10月12日
【申请日】2014年3月26日
【发明人】H·W·田, B·舒-金, S·达斯古普塔, R·周, S·H·宋, R·皮拉里塞泰, M·拉多萨夫列维奇
【申请人】英特尔公司