利用具有隧穿场效应晶体管(tfet)的电路实施的复用器逻辑功能的制作方法
【专利摘要】本发明描述了具有隧穿场效应晶体管(TFET)器件的复用器电路。例如，复用器电路包括彼此耦合的第一组隧穿场效应晶体管(TFET)器件。第一组TFET器件接收第一数据输入信号、第一选择信号和第二选择信号。第二组TFET器件彼此耦合并且接收第二数据输入信号、第一选择信号和第二选择信号。输出端子耦合到第一组TFET和第二组TFET。输出端子生成复用器电路的输出信号。
【专利说明】
利用具有隧穿场效应晶体管(TFET)的电路实施的复用器逻辑 功能
技术领域
[0001] 本发明的实施例在半导体器件的领域中，并且具体而言，在利用具有隧穿场效应 晶体管(TFET)的电路实施的复用器逻辑功能的领域中。
【背景技术】
[0002] 对于过去几十年，集成电路中特征的缩放一直是持续增长的半导体工业背后的驱 动力。缩放到越来越小的特征使得半导体芯片的有限基板面积上的功能单元的密度增大。 例如，缩小晶体管的尺寸允许在芯片上结合更大数量的存储器件，实现更大存储器容量的 产品的制造。然而，对越来越大容量的驱动并非没有问题。优化每个器件的功率和性能的必 要性已经变得越来越显著。
[0003] 在制造集成电路器件时，金属氧化物半导体场效应晶体管(M0SFET)可以用于复用 器逻辑功能并可以利用传输门复用器电路和三态复用器电路来实现。然而，M0SFET具有对 称的电流-电压特性，在某些漏极到源极电压偏置条件期间，具有不期望的泄漏电流。
【附图说明】
[0004] 图la示出了用于常规方法的M0SFET器件的电流电压特性；
[0005]图1 b示出了根据一个实施例的TFET器件的电流电压特性；
[0006]图2示出了复用器逻辑门的示图；
[0007]图3示出了一个实施例中的具有TFET器件的复用器电路300的框图；
[0008]图4a示出了根据一个实施例的具有TFET器件和反相器的传输门MUX电路；
[0009]图4b示出了根据一个实施例的具有TFET器件和反相器的三态门MUX电路；
[0010]图5示出了根据一个实施例的类三态TFET复用器电路；
[0011 ]图6示出了根据一个实施例的具有TFET器件的复用器电路；
[0012] 图7示出了具有M0SFET器件的复用器电路；
[0013] 图8示出了根据一个实施例的具有TFET器件的复用器电路；
[0014]图9示出了根据一个实施例的具有TFET器件的复用器电路；
[0015] 图10示出了根据一个实施例的具有TFET器件的复用器电路；
[0016] 图11A-11C示出了根据一个实施例的TFET MUX电路的布局。
[0017] 图12示出了根据本发明的一个实施方式的计算装置。
【具体实施方式】
[0018] 描述了利用具有隧穿场效应晶体管(TFET)的电路实施的复用器逻辑功能。在以下 描述中，阐述了许多具体细节，例如具体的集成和材料方式，以便提供对本发明的实施例的 透彻理解。对于本领域的技术人员显而易见的是，可以无需这些具体细节来实践本发明的 实施例。在其它情况下，未详细描述公知的特征，例如集成电路设计布局，以便不会不必要 地使本发明的实施例难以理解。此外，要理解的是，图中所示的各实施例是例示性表示，并 且未必是按比例绘制的。
[0019] 通常，本文描述的实施例可以适用于具有低功率应用的密集逻辑器件的高性能或 缩放晶体管。基于复用器的电路(例如，复用器、解复用器、加法器、X0R、触发器等)包括隧穿 场效应晶体管(TFET)器件，并利用了TFET的独特的对称电流电压特性。
[0020] 在一个实施例中，基于复用器的电路包括彼此耦合的第一组隧穿场效应晶体管 (TFET)器件。第一组TFET器件接收第一数据输入信号、第一选择信号和第二选择信号。第二 组TFET器件彼此耦合并且接收第二数据输入信号、第一选择信号和第二选择信号。输出端 子耦合到第一和第二组TFET。输出端子生成复用器电路的输出信号。利用提供第二选择信 号的连接将第一组TFET器件耦合到第二组TFET器件。
[0021] 图la示出了具有用于常规方法的M0SFET器件的电流电压特性的示图。示图100针 对不同的栅极到源极电压偏置，示出了水平轴上的从漏极施加到源极的电压(V DS)与垂直轴 上的从漏极到源极的电流（Ids)之间的关系。在具有足够大的栅极到源极电压偏置的情况 下，正和负V DS都导致电流传导。换言之，M0SFET器件具有对称电流电压特性。
[0022]图lb示出了根据一个实施例的TFET器件的电流电压特性。TFET能够针对正漏极-源极偏置传导很高电流，并针对负漏极-源极偏置传导不是很低的电流(例如，InA或更低）。 可以通过将利用独立上拉和下拉M0SFET电路以常规方式实施的逻辑门组合到单个共享电 路中来将该单向传导用于密集复用器(MUX)实施方式。利用M0SFET器件，单个共享电路中的 器件的这种布置会造成短路电流、过大的功耗和功能损失。然而对于TFET器件，器件的这种 布置与MOSFET MUX设计相比，具有改善的面积、时序和功率。MUX电路的两种原理类型是传 输门MUX和三态MUX。本文公开的新颖的紧凑TFET MUX电路设计与MOSFET MUX设计相比提供 了功率、性能和面积的改进。最重要的，在一个实施例中，在紧凑TFET MUX设计中还减少了 两个晶体管，导致晶体管宽度可能减小20%。
[0023] 除了传输门和三态MUX之外，与MOSFET MUX拓扑结构相比，其它MUX拓扑结构利用 TFET得以增强。然而，这些其它MUX拓扑结构通常可能不适于高级半导体技术中的逻辑，因 为这些其它MUX拓扑结构可以使用时钟控制信号、成比例器件或非再生转移特性，这导致过 大的动态功率、静态功率或对变化灵敏。
[0024] TFET器件具有相反掺杂的源极和漏极区。例如，GaSb-InAs异质结η型TFET(NTFET) 使用P+源极区、未掺杂的沟道区和N+漏极区。结果，源极和漏极端子不可互换，并且电流电 压（IV)特性不对称。对于NTFET，在V GS和VDS为正时，由栅极电压(VGS)在高值与低值之间调节 从漏极到源极区的电流(Ids)。然而，在V DS小于零时，即为负时(但比导通电压更负），那么Ids 比其最大Ids饱和值低几个数量级。结果，TFET器件能够针对正Vds在一个方向上强导电，这 实际是横向p-n源极到漏极本征二极管的反向偏置，而针对负Vds在另一个方向上不导电，这 实际是横向p-n源极到漏极本征二极管的正向偏置，如图lb所示。
[0025]在图2中示出了MUX逻辑门的示图。门的主要输入是"s"（第一选择信号）、"d0"（第 一数据输入信号)和"dl"（第二数据输入信号）。主要输出被标记为"out"。选择信号"s"的逻 辑值将输入数据值的其中之一复用到输出。逻辑门是反相的，因此，输出实际上是选定输入 的补码。反相器可以也连接在输出上，以提供输出信号的非反相版本。图2中未标记"sb"（第 二选择信号），因为它是逻辑门内部的信号。选择信号"sb"是选择信号"s"的反相，并且是驱 动对输出进行选择或取消选择的N和P晶体管的栅极所必需的。
[0026]图3示出了一个实施例中的具有TFET器件的复用器电路300的框图。第一组隧穿场 效应晶体管(TFET)器件310 (例如，至少两个NTFET、至少两个PTFET)彼此耦合。TFET器件310 至少接收第一数据输入信号"d0"、第一选择信号"s"和第二选择信号"sb"。对于其它MUXS 计(例如，2 n个输入的复用器具有η条选择线)也可以接收额外的选择和数据输入信号。第二 组TFET器件(例如，至少两个NTFET、至少两个PTFET)彼此耦合。这些器件接收第二数据输入 信号"dl"、第一选择信号"s"和第二选择信号"sb"。还可以接收额外的选择和数据输入信 号。输出端子340(图2中的"输出"）耦合到第一和第二组TFET器件。输出端子生成复用器电 路300的输出信号。
[0027]可以利用向第二组TFET器件提供第二选择信号"sb"的连接(例如，连接650、连接 850、连接950、连接1050)将第一组TFET器件耦合到第二组TFET器件。在一个实施例中，第一 组TFET器件彼此串联连接（即，源极和漏极端子彼此串联连接）。以不同方式连接栅极端子。 第一组TFET中的每个TFET分别接收第一数据输入信号、第一选择信号和第二选择信号中的 一个。第一组TFET包括至少两个η型TFET和至少两个p型TFET。第二组TFET的TFET彼此串联 连接（即，源极和漏极端子彼此串联连接）。第二组TFET中的每个TFET接收第二数据输入信 号、第一选择信号和第二选择信号中的一个。第二组TFET包括至少两个η型TFET和至少两个 p型TFET。在一个实施例中，复用器电路300包括最多八个TFET。在另一实施例中，图3包括用 于由信号"s"生成信号"sb"的反相器(例如，480、430、530)。图4 &示出了根据一个实施例的 具有TFET器件和反相器的传输门MUX电路。电路450包括PTFET器件460-463、NTFET器件470-473、反相器480和输出490。图4b示出了根据一个实施例的具有TFET器件和反相器的三态门 MUX电路。电路400包括PTFET器件410-413、NTFET器件420-423、反相器430和输出440。这些 图中示出的拓扑结构对于MUX电路中使用的M0SFET器件而言是优选的。在具有TFET器件的 图中，源极端子是由括号状的形状指示的。源极和漏极的适当取向对于电路正常工作是必 不可少的。电路模拟已经证实了下表1中概括的这些电路的功能和性能。
[0028]
[0029]为了进行比较，TFET和CMOS器件被设计成具有相等的泄漏和反相器性能，并且它 们各自的电源电压对于CMOS为450mV，对于TFET为350mV。报告的延迟是跨输入和输出上的 逻辑值之间的所有可能过渡的平均。延迟值包括除MUX自身之外，通过输入和输出反相器的 传播时间，以便完全包含MUX输入电容和驱动强度的差异。紧凑TFET MUX拓扑结构比替代方 案更快。栅极的泄漏更低，因为新的TFET MUX设计中减少了泄漏路径。TFET MUX紧凑设计与 表1中的其它设计相比还具有更低的开关能量(平均Edyn[aJ])。
[0030] 感兴趣的是指出，对于CMOS实施方式，传输门MUX比三态MUX具有更高的性能，但对 于TFET实施方式则情况相反，因为CMOS传输门受益于通过一对PM0S和NM0S传输晶体管的传 导。然而，在TFET电路中，在任一时间NTFET或PTFET传输晶体管中的仅一个可以"导通"，因 为另一个晶体管具有Vds偏置，使得TFET为"截止"。
[0031] 可以通过比较紧凑TFET MUX设计与三态MUX设计来解释紧凑TFET MUX设计的结构 和操作。图5示出了根据一个实施例的类三态TFET复用器电路。输入堆栈中的串联晶体管的 次序是从图4b中所示的布置切换到图5中所示的布置，图4b中所示的布置具有其中d0和d 1 输入距电源和地最近的TFET。然而，图4b和5之间的逻辑功能仍然等价。注意，电路500包括 反相器530，其由选择信号"s"生成反相选择信号"sb"。电路500包括PTFET器件510-513、 NTFET器件520-523、反相器530和输出540。在该实施例中，被示为电路500的MUX逻辑门具有 10个晶体管。利用TFET，可以去除该反相器，因为可以在MUX单元自身的核内生成反相选择 信号。
[0032]图6示出了根据一个实施例的具有TFET器件的复用器电路。如果去除了图5中的包 括两个晶体管的反相器530，则如图6中所示，需要额外的连接650。电路600包括PTFET器件 610-613、NTFET器件620-623和输出640 JTFET 610的源极端子660耦合到电源电压，而 NTFET 623的源极端子661耦合到地参考端子(地电压）。源极端子660接收电源电压，而源极 端子661接收地电压。
[0033] TFET器件的源极和漏极端子的取向非常重要，因为利用反转的源极/漏极取向或 利用具有对称IV特性的替代器件(例如，M0SFET)，电路将不会正常工作。
[0034] 例如，图7示出了基于图6、但具有M0SFET器件的复用器电路。电路700包括p型和η 型M0SFET器件以及输出740。电路700示出了与CMOS紧凑MUX电路相关联的问题。对于一些输 入组合，标记为m0的晶体管会允许VDD与地参考端子之间有短路电流。该路径由虚线710示 出。晶体管111〇会具有大的￥防和￥(^(例如，￥防=31111^，￥(^ = 41911^)，因此对于该示例，会有 4.32uA的静态电流。对于一些输入组合，标记为ml的晶体管也会允许Vdd与地参考端子之间 有短路电流。该路径由虚线720示出。晶体管ml会具有大的Vds和Vcs，因此对于该示例，会有 4.32uA的静态电流。
[0035] 然而，利用用于电路700的TFET器件，NTFET (m0晶体管）的VDS会为负值，因此传导会 是最小的。该电路的许多变型是可能的，并且图8和9中示出了几个示例。
[0036]图8示出了根据一个实施例的具有TFET器件的复用器电路。电路800包括PTFET器 件810-813、NTFET器件820-823、PTFET 810的漏极端子与NTFET 823的漏极端子之间的连接 850、以及输出840 JTFET 810的源极端子860耦合到电源电压，而NTFET 823的源极端子861 耦合到地参考端子(地电压）。源极端子860接收电源电压，而源极端子861接收地电压。 [0037]图9示出了根据一个实施例的具有TFET器件的复用器电路。电路900包括PTFET器 件910-913、NTFET器件920-923、PTFET 910的漏极端子与NTFET 923的漏极端子之间的连接 950、以及输出940 JTFET 910的源极端子960耦合到电源电压，而NTFET 823的源极端子961 耦合到地参考端子。源极端子960接收电源电压，而源极端子961接收地电压。
[0038]由"s"选通的晶体管必须附接到电压源或地参考端子，以适当驱动反相选择信号 "sb"，但由"dl"、"do"和"sb"选通的晶体管的串联布置可以采用任何次序。图10中示出了产 生最快的最坏情形性能的布置。
[0039]图10示出了根据一个实施例的具有TFET器件的复用器电路。电路1000包括PTFET 器件1010-1013、NTFET器件1020-1023、PTFET 1010的漏极端子以NTFET 1023的漏极端子之 间的连接1050、以及输出端子HMOITFET 1010的源极端子1060耦合到电源电压，而NTFET 1023的源极端子1061耦合到地参考端子。
[0040]在某些实施例中，以"sb"作为输入的TFET的串联布置被设计为最接近输出节点， 这是由于源自于"选择"信号过渡的时序弧经常是最慢的，因为"s"的过渡必须在输出能够 切换之前首先切换"sb"，即，该布置使得来自"sb"切换的输出延迟能够对输出切换具有最 小的延迟影响。
[00411 根据一个特定实施例，分别在图11A-11C中示出了TFET MUX电路的示例性布局。布 局1100、1110和1120示出了用于输入数据信号（"(10"、"(11"）、选择信号（"8"、"813"）、输出信 号、电源电压(vdd)和地参考端子(gnd)的示例性布局。这些示例性布局还包括栅极层1140、 源极/漏极层1150、第一金属层1160和第二金属层1170。
[0042]在一个实施例中，可以将p型TFET设计成在源极区中具有Si、Ge、Sn或这些材料的 任何合金，并且在包括栅极区下方的沟道区并且还包括漏极区的有源区中具有Si、Ge、Sn或 这些材料的任何组合。在实施例中，可以将TFET设计成在源极区中具有In、Ga、Al、As、Sb、P、 N或这些材料的任何合金，并且在包括栅极区下方的沟道区并且还包括漏极区的有源区中 具有In、Ga、Al、A S、Sb、P、N或这些材料的任何组合。包括接触部在内，可以将TFET器件设计 成像对应M0SFET器件那样小。
[0043]在上述实施例中，无论形成于虚拟衬底层还是体衬底上，用于TFET器件制造的下 方衬底都可以由能够承受制造过程的半导体材料构成。在实施例中，衬底为体衬底，例如半 导体工业中通常使用的P型硅衬底。在实施例中，衬底由晶体硅、掺杂有电荷载流子的硅/锗 或锗层构成，电荷载流子例如但不限于磷、砷、硼或其组合。在另一实施例中，衬底由不同晶 体衬底顶部生长的外延层构成，例如硼掺杂体硅单晶衬底上生长的硅外延层。
[0044] 衬底反而可以包括形成于体晶体衬底与外延层之间的绝缘层，以形成例如绝缘体 上硅衬底。在实施例中，绝缘层由利润但不限于二氧化硅、氮化硅、氮氧化硅或高k电介质层 的材料组成。衬底替代地可以由III-V族材料构成。在实施例中，衬底由例如但不限于氮化 镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合的II ι-v材料 构成。在另一实施例中，衬底由III-V材料和电荷载流子掺杂剂杂质原子构成，杂质原子例 如但不限于碳、硅、锗、氧、硫、硒或碲。
[0045] 在以上实施例中，TFET器件包括源极漏极区，其可以掺杂有电荷载流子杂质原子。 在实施例中，IV族材料源极和/或漏极区包括例如但不限于磷或砷的η型掺杂剂。在另一实 施例中，IV族材料源极和/或漏极区包括例如但不限于硼的ρ型掺杂剂。
[0046]在以上实施例中，尽管并非始终示出，但要理解，TFET包括具有栅极电介质层和栅 极电极层的栅极叠置体。在实施例中，栅极电极叠置体的栅极电极由金属栅极构成，并且栅 极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、 氮氧化铪、娃酸铪、氧化镧、氧化错、娃酸错、氧化钽、钛酸钡锁、钛酸钡、钛酸锁、氧化纪、氧 化铝、氧化铝、氧化铅钽钪、铌酸铅锌或其组合等材料构成。在实施例中，栅极电介质层由顶 部高k部分和下部构成，下部由半导体材料的氧化物构成。在一个实施例中，栅极电介质层 由氧化铪的顶部和二氧化硅或氮氧化硅的底部构成。
[0047]在实施例中，栅极电极由诸如但不限于金属氮化物、金属碳化物、金属硅化物、金 属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物等金属层构成。在具体实施 例中，栅极电极由形成在金属功函数设置层上方的非功函数设置填充材料构成。在实施例 中，栅极电极由P型或N型材料构成。栅极电极叠置体还可以包括电介质间隔体。
[0048]上述TFET半导体器件覆盖平面和非平面器件，包括栅极全包围器件。于是，更一般 地，半导体器件可以是包含栅极、沟道区和一对源极/漏极区的半导体器件。此外，可以制造 额外的互连线路，以便将这样的器件集成到集成电路中。
[0049] 通常，本文描述的一个或多个实施例涉及用于复用器电路的隧穿场效应晶体管 (TFET)。可以通过例如但不限于化学气相沉积(CVD)或分子束外延(MBE)的技术或其它类似 工艺来形成用于这种器件的IV族或III-V族有源层。
[0050] 图12示出了根据本发明的一种实施方式的计算装置1200。计算装置1200容纳板 1202。板1202可以包括多个部件，包括但不限于处理器1204和至少一个通信芯片1206。处理 器1204物理和电耦合至板1202。在一些实施方式中，至少一个通信芯片1206也物理和电耦 合至板1202。在其它实施方式中，通信芯片1206是处理器1204的部分。
[0051]根据其应用，计算装置1200可以包括可以或可以不物理和电耦合至板1202的其它 部件。这些其它部件包括但不限于易失性存储器（例如，DRAM)、非易失性存储器（例如， R0M)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸 屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统 (GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如硬盘驱动器、 光盘(CD)、数字多功能盘(DVD)等等）。
[0052]通信芯片1206能够实现往返于计算装置1200传输数据的无线通信。术语"无线"及 其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传递数据的电 路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不包含任何线路，尽 管在一些实施例中它们可能不包含线路。通信芯片1206可以实施若干无线标准或协议的任 一种，包括但不限于Wi-Fi (IEEE 802 · 11族）、WiMAX( IEEE 802 · 16族）、IEEE802 · 20、长期演 进（LTE)、Ev-DO、HSPA+、HSDPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被 指定为3G、4G、5G和更高代的任何其它无线协议。计算装置1200可以包括多个通信芯片 1206。例如，第一通信芯片1206可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，第二通 信芯片1206可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO 等。
[0053]计算装置1200的处理器1204包括封装在处理器1204内的集成电路管芯1210。在本 发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式构建的具有隧 穿场效应晶体管(TFET)的一个或多个复用器电路1212。术语"处理器"可以指处理来自寄存 器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其 它电子数据的任何器件或器件部分。
[0054]通信芯片1206还包括封装在通信芯片1206内的集成电路管芯1220。根据本发明的 另一实施方式，通信芯片的集成电路管芯包括根据本发明的实施方式构建并布置的具有隧 穿场效应晶体管(TFET)的一个或多个复用器电路1921。
[0055] 在其它实施方式中，计算装置1200内容纳的另一个部件可以包括集成电路管芯， 该集成电路管芯包括根据本发明的实施方式构建并布置的具有隧穿场效应晶体管(TFET) 的一个或多个复用器电路。
[0056] 在各个实施方式中，计算装置1200可以是膝上计算机、上网本、笔记本、超级本、智 能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器和高 性能计算机(HPC)、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音 乐播放机或数字视频记录仪。在其它实施方式中，计算装置1200可以是处理数据的任何其 它电子装置。
[0057]因此，本发明的实施例包括具有隧穿场效应晶体管(TFET)的复用器电路。
[0058] 在实施例中，复用器电路(例如，电路300、电路400、电路450、电路500、电路600、电 路800、电路900、电路1000)包括彼此耦合的第一组隧穿场效应晶体管(TFET)器件。TFET器 件接收第一数据输入信号、第一选择信号和第二选择信号。第二组TFET器件彼此耦合并且 接收第二数据输入信号、第一选择信号和第二选择信号。输出端子耦合到第一和第二组 TFET。输出端子生成复用器电路的输出信号。
[0059]在一个实施例中，利用提供第二选择信号的连接将第一组TFET器件耦合到第二组 TFET器件。
[0060]在一个实施例中，第一组TFET器件包括具有源极端子和接收第一选择信号的栅极 端子的TFET。源极端子接收电源或地电压。
[0061 ]在实施例中，第一组TFET器件的TFET器件彼此串联连接（即，源极和漏极端子彼此 串联连接），第二组的TFET器件彼此串联连接（即，一个TFET器件的源极端子串联连接到另 一个TFET的漏极端子）。第一组TFET器件的每个TFET可以分别接收第一数据输入信号、第一 选择信号和第二选择信号的其中之一。
[0062] 在一个实施例中，第一组TFET器件包括两个η型TFET和两个p型TFET。第二组TFET 器件包括两个η型TFET和两个p型TFET。
[0063]在实施例中，第二组TFET器件的每个TFET分别接收第二数据输入信号、第一选择 信号和第二选择信号的其中之一。
[0064] 在一个实施例中，复用器电路包括最多八个TFET器件。
[0065] 在一个实施例中，复用器电路(例如，电路450)包括具有两个η型TFET器件和两个p 型TFET器件的第一组TFET器件。第一 p型TFET器件串联耦合到第一 η型TFET器件，并且第二p 型TFET器件并联耦合到第二η型TFET器件。第二组TFET器件包括两个η型TFET器件和两个p 型TFET器件，其中第一 p型TFET器件串联耦合到第一 η型TFET器件，并且第二p型TFET器件并 联耦合到第二η型TFET器件。第一η和p型TFET的输出连接到并联的η和p TFET的公共节点。 [0066] 在一个实施例中，复用器电路(例如，电路400)包括具有彼此耦合的两个η型TFET 器件和彼此耦合的两个P型TFET器件的第一组TFET器件。第二组TFET器件包括彼此耦合的 两个η型TFET器件和彼此耦合的两个p型TFET器件。
[0067] 在一个实施例中，复用器电路（例如，电路300、电路400、电路450、电路500、电路 600、电路800、电路900、电路1000)包括接收第一数据输入信号、第二数据输入信号、第一选 择信号和第二选择信号的P型隧穿场效应晶体管(TFET)器件。N型隧穿场效应晶体管(TFET) 器件耦合到P型TFET器件。η型TFET器件接收第一和第二数据输入信号、第一选择信号和第 二选择信号。输出端子耦合到η型和P型TFET器件以生成复用器电路的输出信号。利用提供 第二选择信号的连接将Ρ型TFET器件的至少一个晶体管耦合到η型TFET器件的至少一个晶 体管。p型TFET器件包括具有耦合到电源电压的源极端子和接收第一选择信号的栅极端子 的ρ型TFET器件。η型TFET器件包括具有耦合到地电压的源极端子和接收第一选择信号的栅 极端子的η型TFET器件。
[0068]在一个实施例中，计算装置(例如，计算装置1200)包括存储电子数据的存储器和 耦合到该存储器的处理器。处理器处理电子数据并且包括具有复用器电路的集成电路管 芯。复用器电路(例如，电路300、电路400、电路450、电路500、电路600、电路800、电路900、电 路1000)包括彼此耦合并且接收第一数据输入信号、第一选择信号和第二选择信号的第一 组隧穿场效应晶体管(TFET)器件。
[0069]第二组TFET器件彼此耦合并且接收第二数据输入信号、第一选择信号和第二选择 信号。输出端子耦合到第一和第二组TFET器件。输出端子生成复用器电路的输出信号。利用 提供第二选择信号的连接将第一组TFET器件耦合到第二组TFET器件。
[0070] 在一个实施例中，第一组TFET器件包括具有源极端子和接收第一选择信号的栅极 端子的TFET器件。源极端子接收电源或地电压。
[0071] 在一个实施例中，第一组TFET器件的TFET器件彼此串联连接（即，源极和漏极端子 彼此串联连接）。
[0072]在一个实施例中，第二组TFET器件的TFET器件彼此串联连接（即，源极和漏极端子 彼此串联连接）。
【主权项】
1. 一种复用器电路，包括： 彼此耦合的第一组隧穿场效应晶体管(TFET)器件，接收第一数据输入信号、第一选择 信号和第二选择信号； 彼此耦合的第二组TFET器件，接收第二数据输入信号、所述第一选择信号和所述第二 选择信号；以及 耦合到所述第一组TFET和所述第二组TFET的输出端子，所述输出端子生成所述复用器 电路的输出信号。2. 根据权利要求1所述的复用器电路，其中，所述第一组TFET器件利用提供所述第二选 择信号的连接而耦合到所述第二组TFET器件。3. 根据权利要求1所述的复用器电路，其中，所述第一组TFET器件包括具有源极端子和 接收所述第一选择信号的栅极端子的TFET，所述源极端子用于接收电源电压或地电压。4. 根据权利要求1所述的复用器电路，其中，所述第一组TFET器件的所述TFET器件彼此 串联连接。5. 根据权利要求1所述的复用器电路，其中，所述第一组TFET器件中的每个TFET接收所 述第一数据输入信号、所述第一选择信号和所述第二选择信号的其中之一。6. 根据权利要求5所述的复用器电路，其中，所述第一组TFET器件包括两个η型TFET和 两个P型TFET。7. 根据权利要求1所述的复用器电路，其中，所述第二组TFET器件中的所述TFET器件彼 此串联连接。8. 根据权利要求7所述的复用器电路，其中，所述第二组TFET器件中的每个TFET用于接 收所述第二数据输入信号、所述第一选择信号和所述第二选择信号的其中之一。9. 根据权利要求8所述的复用器电路，其中，所述第二组TFET器件包括两个η型TFET和 两个P型TFET。10. 根据权利要求1所述的复用器电路，其中，所述复用器电路包括最多八个TFET器件。11. 根据权利要求1所述的复用器电路，其中，所述第一组TFET器件包括串联耦合到第 一η型TFET器件的第一p型TFET器件和并联耦合到第二η型TFET器件的第二p型TFET器件。12. 根据权利要求11所述的复用器电路，其中，所述第二组TFET器件包括串联耦合到第 一η型TFET器件的第一p型TFET器件和并联耦合到第二η型TFET器件的第二p型TFET器件。13. 根据权利要求1所述的复用器电路，其中，所述第一组TFET器件包括彼此耦合的两 个η型TFET器件和彼此耦合的两个p型TFET器件。14. 根据权利要求13所述的复用器电路，其中，所述第二组TFET器件包括彼此耦合的两 个η型TFET器件和彼此耦合的两个p型TFET器件。15. -种复用器电路，包括： P型隧穿场效应晶体管(TFET)器件，接收第一数据输入信号、第二数据输入信号、第一 选择信号和第二选择信号； 耦合到所述P型TFET器件的η型隧穿场效应晶体管(TFET)器件，所述η型TFET器件接收 所述第一数据输入信号、所述第二数据输入信号、所述第一选择信号和所述第二选择信号； 以及 耦合到所述η型TFET器件和所述p型TFET器件的输出端子，生成所述复用器电路的输出 信号。16. 根据权利要求15所述的复用器电路，其中，所述p型TFET器件的至少一个晶体管利 用提供所述第二选择信号的连接而耦合到所述η型TFET器件的至少一个晶体管。17. 根据权利要求15所述的复用器电路，其中，所述ρ型TFET器件包括具有耦合到电源 电压的源极端子和接收所述第一选择信号的栅极端子的Ρ型TFET器件。18. 根据权利要求15所述的复用器电路，其中，所述η型TFET器件包括具有耦合到地电 压的源极端子和接收所述第一选择信号的栅极端子的η型TFET器件。19. 一种计算装置，包括： 存储电子数据的存储器；以及 耦合到所述存储器的处理器，所述处理器处理电子数据，所述处理器包括具有复用器 电路的集成电路管芯，所述复用器电路包括： 彼此耦合的第一组隧穿场效应晶体管(TFET)器件，接收第一数据输入信号、第一选择 信号和第二选择信号； 彼此耦合的第二组TFET器件，接收第二数据输入信号、所述第一选择信号和所述第二 选择信号；以及 耦合到所述第一组TFET器件和所述第二组TFET器件的输出端子，所述输出端子生成所 述复用器电路的输出信号。20. 根据权利要求19所述的计算装置，其中，所述第一组TFET器件利用提供所述第二选 择信号的连接而耦合到所述第二组TFET器件。21. 根据权利要求19所述的计算装置，其中，所述第一组TFET器件包括具有源极端子和 接收所述第一选择信号的栅极端子的TFET器件，所述源极端子接收电源电压或地电压。22. 根据权利要求19所述的计算装置，其中，所述第一组TFET器件中的所述TFET器件彼 此串联连接。23. 根据权利要求19所述的计算装置，其中，所述第二组TFET器件中的所述TFET器件彼 此串联连接。24. 根据权利要求19所述的计算装置，其中，所述第二组TFET器件包括具有源极端子和 接收所述第一选择信号的栅极端子的TFET器件，所述源极端子接收电源电压或地电压。
【文档编号】H01L29/88GK106030824SQ201480076342
【公开日】2016年10月12日
【申请日】2014年3月27日
【发明人】D·H·莫里斯, U·E·阿维奇, R·里奥斯, I·A·扬
【申请人】英特尔公司