半导体元件及其制造方法

半导体元件及其制造方法
【专利摘要】本发明公开了一种半导体元件及其制造方法。半导体元件的制造方法包括以下步骤：提供基底，基底具有正面与正面相反侧的背面。分别在正面与背面上形成第一材料层，且第一材料层对于基底具有第一应力。分别在正面与背面的第一材料层上形成第二材料层，且第二材料层对于基底具有第二应力。对背面进行移除工艺，以移除位于背面上的第二材料层。分别在正面的第二材料层与背面的第一材料层上形成第三材料层，且第三材料层对于基底具有第三应力，其中第二应力大于第一应力与第三应力。
【专利说明】
半导体元件及其制造方法
技术领域
[0001] 本发明是有关于一种半导体元件及其制造方法。
【背景技术】
[0002] 随着半导体元件的集成化，半导体元件的纳米工艺也随着有更进一步的发展，当 在新的纳米工艺时到达一定的尺寸时，在极小线宽下机台的操作具有一定的困难度，只要 有相当小的对准误差，就会对于元件的良率有很大的影响。此时，黄光光刻在纳米工艺中即 成为一个重要的关键技术，但由于黄光光刻机台本身有一定的对准极限，在机台改良到达 一定的对准极限后，会发现元件上仍有一些位移无法百分百对准。

【发明内容】

[0003] 本发明提供一种半导体元件及其制造方法，其可有效减少基底产生弯曲变形，进 而改善黄光工艺，提高元件的工艺良率。
[0004] 本发明提供一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤。 提供基底，基底具有正面与背面。分别在基底的正面与背面上形成第一材料层，且第一材料 层对于基底具有第一应力。分别在基底的正面与背面的第一材料层上形成第二材料层，且 第二材料层对于基底具有第二应力。对基底的背面进行移除工艺，以移除位于背面上的第 二材料层。分别在基底的正面的第二材料层与背面的第一材料层上形成第三材料层，且第 三材料层对于基底具有第三应力，其中第二应力大于第一应力与第三应力。
[0005] 在本发明的一实施例中，第二材料层与第一材料不同，且与第三材料不同。
[0006] 在本发明的一实施例中，第一材料层与第三材料层的材料包括氧化硅；第二材料 层的材料包括氮化硅。
[0007] 在本发明的一实施例中，移除工艺包括湿法刻蚀工艺。
[0008] 在本发明的一实施例中，所述半导体元件的制造方法更包括在基底的正面的第三 材料层上形成导体层。
[0009] 在本发明的一实施例中，所述半导体元件的制造方法更包括：在形成第一材料层 之前，在基底的正面上形成介电层以及第一导体层；以及在基底的正面的第三材料层上形 成第二导体层。
[0010] 本发明又提供一种半导体元件。半导体元件包括：基底、第一材料层、第二材料层 以及第三材料层。第一材料层位于基底的正面与背面上，且第一材料层对于基底具有第一 应力。第二材料层位于基底的正面的第一材料层上，且第二材料层对于基底具有第二应力。 第三材料层位于基底的正面的第二材料层与基底的背面的第一材料层上。且第三材料层对 于基底具有第三应力。第二应力大于第一应力与第三应力，且在基底的背面上实质上不存 在应力大于第一应力与第三应力的材料层。
[0011] 在本发明的一实施例中，第一材料层与第三材料层的材料包括氧化硅；第二材料 层的材料包括氮化硅。
[0012] 在本发明的一实施例中，更包括：导体层位在基底的正面的第三材料层上。
[0013] 在本发明的一实施例中，更包括：介电层、第一导体层以及第二导体层。介电层位 在基底的正面上。第一导体层，位在基底的正面的介电层与第一材料层之间。第二导体层， 位在基底的正面的第三材料层上。
[0014] 基于上述，通过本发明的半导体元件及其制造方法，可使所制得的元件避免产生 基底因为存在基底背面的高应力层而产生弯曲变形的现象，进而提高元件的工艺良率。
[0015] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。
【附图说明】
[0016] 图1是依照本发明的一实施例所绘示的半导体元件的制造方法的流程图。
[0017] 图2A-2D为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意 图。
[0018] 图3是依照本发明的一实施例所绘示的存储元件的制造方法的流程图。
[0019] 图4A-4F为依照本发明的一实施例所绘示的存储元件的制造方法的剖面示意图。 [0020]图5是依照本发明的另一实施例所绘示的存储元件的制造方法的流程图。
[0021] 图6A-6D为依照本发明的另一实施例所绘示的存储元件的制造方法的剖面示意 图。
[0022] 【符号说明】
[0023] 200、400、600 :基底
[0024] 200a、400a、600a :正面
[0025] 200b、400a、600a :背面
[0026] 201 :第一叠层结构
[0027] 202a、202b、402a、402b、602a、602b :第一材料层
[0028] 203 :第二叠层结构
[0029] 204a、204b、404a、404b、604a、604b :第二材料层
[0030] 205、405、605 :移除工艺
[0031] 206a、206b、406a、406b、606a、606b :第三材料层
[0032] 408a、408b :介电层
[0033] 410a :第一导体层
[0034] 412a、612a :第二导体层
[0035] S100、S102、S104、S106、S108、S300、S302、S304、S306、S308、S310、S312、S314、 S500、S502、S504、S506、S508、S510 :步骤
【具体实施方式】
[0036] 经研究，发现晶圆的平整对于黄光光刻工艺的影响甚巨。更具体来说，薄膜表面的 平整度与应力皆会影响到黄光光刻工艺的对准度。一般而言，主要都是对于晶圆正面的薄 膜进行改良，而在晶圆背面仅使用去离子水去除污染粒子的步骤，但其实于晶圆正面生成 薄膜时，同时也在晶圆背面生成的薄膜亦会对后续黄光光刻工艺的对准度有所影响，通常 较少会特别针对晶圆背面的薄膜进行改善。因此，如何减少晶圆背面的薄膜对于黄光光刻 工艺的影响，为当前所需研究的课题。
[0037] 本发明实施例为一种通过晶背的改善工艺来提升黄光光刻工艺的对准度。下文中 参照随附图式来更充分地描述本发明实施例。然而，本发明可以多种不同的形式来实践，并 不限于文中所述之实施例。以下实施例中所提到的方向用语，例如「上」、「下」、「前」、「后」、 「内」、「外」等，仅是参考附加图式的方向，因此使用的方向用语是用来详细说明，而非用来 限制本发明。此外，在图式中为明确起见可能将各对象的尺寸以及相对尺寸作夸张的描绘。 另外，图式的元件符号中，首位数字相同者表示具有相同或相似的材料、特性、以及形成方 法等。例如，206a与406a。
[0038] 图1是依照本发明的一实施例所绘示的半导体元件的制造方法的流程图。图 2A-2D为依照本发明的一实施例所绘示的半导体元件的制造方法的剖面示意图。
[0039] 请同时参照图1与图2A，进行步骤S100,提供基底200。基底200具有正面200a 与背面200b。基底200可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。 基底200的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的 群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底200包 括单层结构或多层结构。此外，也可使用绝缘层上娃（silicon on insulator，SOI)基底。 基底200例如是硅或硅化锗。
[0040] 请再参照图1与图2A，进行步骤S102,分别在基底200的正面200a与背面200b 上形成第一材料层202a与202b。在一实施例中，在基底200的正面200a上形成第一材料 层202a的同时，也会在基底200的背面200b上形成第一材料层202b。第一材料层202a、 202b的形成方法例如是热氧化法或化学气相沉积法。第一材料层202a、202b对于基底200 具有第一应力。第一材料层202a、202b可为介电材料、半导体材料或是导体材料。介电材 料可包括氧化硅。第一材料层202a、202b例如是氧化硅。第一材料层202a、202b的厚度例 如是介于3:0大至40人之间。
[0041] 然后，请参照图1与图2B，进行步骤S104,分别在基底200的正面200a与背面200b 的第一材料层202a、202b上，形成第二材料层204a、204b。在一实施例中，在基底200的正 面200a的第一材料层202a上形成第二材料层204a的同时，也在基底200的背面200b的 第一材料层202b上形成第二材料层204b。第二材料层204a、204b的形成方法例如是热氧 化法或化学气相沉积法。第二材料层204a、204b的材料与第一材料层202a、202b的材料不 同。第二材料层204a、204b对于基底200具有第二应力。第二应力大于第一应力。第二材 料层204a、204b可为介电材料、半导体材料或是导体材料。介电材料可包括氮化硅。第二 材料层204a、204b例如是氮化硅。第二材料层204a、204b的厚度例如是介于45入至55 A 之间。
[0042] 请参照图1、图2B与图2C，进行步骤S106,对基底200的背面200b进行移除工艺 205,以移除位于基底200的背面200b上的第二材料层204b。移除工艺205可包括等向性 刻蚀或非等向性刻蚀，例如是湿法刻蚀工艺。湿法刻蚀工艺所使用的溶液包括酸性溶液， 例如是热磷酸、氢氧化铵、过氧化氢、硫酸、盐酸或其组合。湿法刻蚀工艺的工艺温度可为 30-60°C。湿法刻蚀工艺的刻蚀时间为10秒-30秒。以湿法刻蚀工艺来说，湿法刻蚀工艺 对于第二材料层204b具有良好的选择性，而且使用设备相对简单，且具有产量速度快等优 点。
[0043] 请参照图1与图2D，进行步骤S108,分别在基底200的正面200a的第二材料层 204a上以及基底200的背面200b的第一材料层202b上，形成第三材料层206a、206b。在一 实施例中，在基底200的正面200a的第二材料层204a上形成第三材料层206a的同时，也 会在基底200的背面200b的第一材料层202b上形成第三材料层206b。第三材料层206a、 206b的形成方法例如是热氧化法或化学气相沉积法。第三材料层206a、206b的材料与第二 材料层204a、204b的材料不同。在一实施例中，第三材料层206a、206b与第一材料层202a、 202b可以是相同的材料。第三材料层206a、206b对于基底200具有第三应力。第三材料层 206a、206b的第三应力小于第二材料层204a、204b的第二应力。第三材料层206a、206b可 为介电材料、半导体材料或是导体材料。第三材料层206a、206b可包括氧化硅。第三材料 层206a、206b例如是氧化硅。第三材料层206a、206b的厚度例如是介于5〇1至70 A
[0044] 请参照图2D，本发明的半导体元件包括基底200、第一材料层202a、202b、第二材 料层204a以及第三材料层206a、206b。基底200的正面上具有第一材料层202a、第二材料 层204a与第三材料层206a，其可定义为第一叠层结构201。第一叠层结构可做为电荷储存 层或门间介电层。基底200的背面200b上具有第一材料层202b与第三材料层206b，其可 定义为第二叠层结构203。在一实施例中，第一叠层结构201可包括氧化层/氮化层/氧化 层（Oxide-Nitride-Oxide，0N0)所构成的复合层；第二叠层结构203可包括氧化层/氧化 层结构。第二叠层结构203可不包括应力大于第一材料层202b的第一应力与第三材料层 206b的第三应力的第二材料层204b (图2B)。第二材料层204a、204b的第二应力大于第一 材料层202a、202b的第一应力以及第三材料层206a、206b的第三应力。
[0045] 请参照图2B与2D，在以上的实施例中，将基底200的背面200b上的第二材料层 204b完全移除，使得基底200的背面200b上实质上不存在应力大于第一应力与第三应力的 第二材料层（例如是氮化硅层）。由于留在基底200的背面200b上的第一材料层202b以 及第三材料层206b的第一应力以及第二应力较小，因此可以减少或避免基底因为具有较 大应力的材料层存在导致基底的翘曲或变形，因此，可以提升后续黄光工艺时对准的精确 度。
[0046] 然而，本发明并不以上述为限。在另一实施例中，请参照图2B，上述移除工艺205 也可以仅是削减基底200的背面200b上的第二材料层204b的部分厚度，使得基底200的 背面200b上还存在厚度较薄的第二材料层204b。在又一实施例中，基底200的正面200a 上与背面200b可以形成多层的第二材料层204b，但对基底200的背面200b进行至少一次 的移除工艺，以移除至少一层的第二材料层204b，使得留在背面200b上的第二材料层204b 的层数比留在正面200a上的第二材料层204b的层数还要少至少一层。
[0047] 本发明之半导体元件及其制造方法，可应用于非挥发性内存元件，例如是闪存元 件或氮化层只读存储器元件，但实际上并不以此为限。以下举具体例来说明之。
[0048] 图3是依照本发明的另一实施例所绘示的存储元件的制造方法的流程图。图 4A-4F为依照本发明的另一实施例所绘示的存储元件的制造方法的剖面示意图。
[0049] 接下来的实施例中，为将本发明的半导体元件应用在闪存元件上，图4A-4F的半 导体元件的制造方法所含的基底400、第一材料层402a、402b、第二材料层404a以及第三材 料层406a、406b可直接对应于图2A-2D的半导体元件的制造方法所含的基底200、第一材料 层202a、202b、第二材料层204a以及第三材料层206a、206b。因此，于本实施例中基底400、 第一材料层402a、402b、第二材料层404a以及第三材料层406a、406b的材料、厚度以及形成 方法如同上文中说明的部分所述，故于此不再赘述。
[0050] 请同时参照图3与图4A，进行步骤S300,提供基底400。接着，进行步骤S302,分 别于基底400的正面400a上形成介电层408a。在一实施例中，在基底400的正面400a上 形成介电层408a时，也会同时在基底400的背面400b上形成介电层408b。介电层408a、 408b的形成方法例如是热氧化法或化学气相沉积法。介电层408a、408b包括氧化硅、氮化 硅、氮氧化硅或是介电常数小于4的低介电常数材料。介电层408a、408b例如是氧化硅层。 介电层408a、408b的厚度例如是介于30A至40:1之间。介电层4〇8a可做为快闪存储元件 的隧穿介电层。
[0051] 请参照图3与图4B，进行步骤S304,分别于基底400的正面400a的介电层408a 上形成第一导体层410a。第一导体层410a可做为快闪存储元件的浮置栅极。第一导体层 410a的形成方法例如是化学气相沉积法。第一导体层410a的材料例如是多晶娃、N+掺杂 多晶娃、P+掺杂多晶娃、金属材料或其组合。第一导体层410a的厚度例如是介于IlOQA 至丨250A之间。
[0052] 请参照图3与图4C，进行步骤S306,于基底400的正面400a的第一导体层410a 上形成第一材料层402a，并同时在基底400的背面400b的介电层408b上形成第一材料层 402b。接着，请参照图3与图4D，进行步骤S308,分别于基底400的正面400a与背面400b 的第一材料层402a、402b上形成第二材料层404a、404b。
[0053] 请参照图3与图4D-4E，进行步骤S310,对基底400的背面400b进行移除工艺405， 以移除位于基底400的背面400b的第二材料层404b。移除工艺405可包括等向性刻蚀或非 等向性刻蚀，例如是湿法刻蚀工艺。湿法刻蚀工艺所使用的溶液包括酸性溶液，例如是热磷 酸、氢氧化铵、过氧化氢、硫酸、盐酸或其组合。湿法刻蚀工艺的工艺温度可为30°C -60°C。 湿法刻蚀工艺的刻蚀时间为10秒-30秒。然后，进行步骤S312,分别于基底400的正面 400a的第二材料层404a上与基底400的背面400b的第一材料层402a、402b上形成第三材 料层406a、406b。基底400的正面400a上的第一材料层402a、第二材料层404a以及第三 材料层406a可做为快闪存储元件的栅间介电层。
[0054] 请参照图3与图4F，进行步骤S314,于基底400的正面400a的第三材料层406a 上形成第二导体层412a。第二导体层412a可做为快闪存储元件的控制栅极。第二导体层 412a的形成方法例如是化学气相沉积法。第二导体层412a的材料例如是多晶娃、N+掺杂 多晶硅、P+掺杂多晶硅、金属材料或其组合。第二导体层412a的厚度例如是介于700A至 800A之间。
[0055] 图5是依照本发明的另一实施例所绘示的存储元件的制造方法的流程图。图 6A-6D为依照本发明的另一实施例所绘示的存储元件的制造方法的剖面示意图。
[0056] 接下来的实施例中，为将本发明的半导体元件应用在氮化层只读存储器元件上， 图6A-6D的半导体元件的制造方法所含的基底600、第一材料层602a、602b、第二材料层 604a以及第三材料层606a、606b可直接对应于图2A-2D的半导体元件的制造方法所含的基 底200、第一材料层202a、202b、第二材料层204a以及第三材料层206a、206b。因此，于本实 施例中基底600、第一材料层602a、602b、第二材料层604a以及第三材料层606a、606b的材 料、厚度以及形成方法如同上文中说明的部分所述，故于此不再赘述。
[0057] 请同时参照图5与图6A，进行步骤S500,提供基底600。接着，进行步骤S502,分 别于基底600的正面600a与背面600b上形成第一材料层602a、602b。
[0058] 请同时参照图5与图6B-6C，进行步骤S504,分别于基底600的正面600a与背面 600b的第一材料层602a、602b上形成第二材料层604a、604b。接着，进行步骤S506,对基底 600的背面600b进行移除工艺605,以移除位于基底600的背面600b的第二材料层604b。 移除工艺可包括等向性刻蚀或非等向性刻蚀，例如是湿法刻蚀工艺。湿法刻蚀工艺所使用 的溶液包括酸性溶液，例如是热磷酸、氢氧化铵、过氧化氢、硫酸、盐酸或其组合。湿法刻蚀 工艺的工艺温度可为30-60°C。湿法刻蚀工艺的刻蚀时间为10秒-30秒。
[0059] 然后，请同时参照图5与图6C，进行步骤S508,分别于基底600的正面600a的第二 材料层604a上与基底600的背面600b的第一材料层602a、602b上形成第三材料层606a、 606b。基底600的正面600a上的第一材料层602a、第二材料层604a以及第三材料层606a 可做为存储元件的电荷储存结构。
[0060] 请参照图5与图6D，进行步骤S510,于基底600的正面600a的第三材料层606a、 606b上形成导体层612a。导体层612a可做为存储元件的控制栅极。导体层612a的形成 方法例如是化学气相沉积法。导体层612a的材料例如是多晶娃、N+惨杂多晶娃、P+惨杂多 晶娃、金属材料或其组合。第二导体层612a、612b的厚度例如是介于70§:矣至8_G〇A.之间。
[0061] 综上所述，本发明通过移除会使基底产生变形的高应力的材料层（位于基底的背 面），使基底的背面不存在、或减少对于基底具有相对高应力的材料层，可以减少或避免基 底的翘曲或变形，因此，可以改善后续黄光光刻工艺时晶面的对准精确度。在本发明的半导 体元件的制造方法中，仅通过新增基底背面的移除工艺，有效的改善了黄光光刻工艺的对 准精确度，进一步突破黄光光刻机台在工艺中的对准极限，对于半导体元件的良率与制作 成本有相当大的改善。本发明的半导体元件的制造方法不需大幅改变制作工序，故可以相 当轻易的使用在任何半导体元件的制造方法，且减轻制作成本，有效提升本发明的产业竞 争力。
[0062] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域 中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明 的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1. 一种半导体元件的制造方法，包括： 提供基底，所述基底具有正面与背面； 分别在所述基底的所述正面与所述背面上形成第一材料层，且所述第一材料层对于所 述基底具有第一应力； 分别在所述基底的所述正面与所述背面的所述第一材料层上形成第二材料层，且所述 第二材料层对于所述基底具有第二应力； 对所述基底的所述背面进行移除工艺，以移除位于所述背面上的所述第二材料层；以 及 分别在所述正面的所述第二材料层与所述背面的所述第一材料层上形成第三材料层， 且所述第三材料层对于所述基底具有第三应力，其中所述第二应力大于所述第一应力与所 述第三应力。2. 根据权利要求1所述的半导体元件的制造方法，其中所述第二材料层与所述第一材 料不同，且与所述第三材料不同。3. 根据权利要求2所述的半导体元件的制造方法，其中所述第一材料层与所述第三材 料层的材料包括氧化硅；所述第二材料层的材料包括氮化硅。4. 根据权利要求1所述的半导体元件的制造方法，其中所述移除工艺包括湿法刻蚀工 〇5. 根据权利要求1所述的半导体元件的制造方法，更包括在所述基底的所述正面的所 述第三材料层上形成导体层。6. 根据权利要求1所述的半导体元件的制造方法，更包括： 在形成所述第一材料层之前，在所述基底的所述正面上形成介电层以及第一导体层； 以及 在所述基底的所述正面的所述第三材料层上形成第二导体层。7. -种半导体元件，包括： 基底，所述基底具有正面与背面； 第一材料层，分别位于所述正面与所述背面上，且所述第一材料层对于所述基底具有 第一应力； 第二材料层，位于所述正面的所述第一材料层上，且所述第二材料层对于所述基底具 有第二应力；以及 第三材料层，分别位于所述正面的所述第二材料层与所述背面的所述第一材料层上， 且所述第三材料层对于所述基底具有第三应力， 其中所述第二应力大于所述第一应力与所述第三应力，且在所述背面上实质上不存在 应力大于所述第一应力与所述第三应力的材料层。8. 根据权利要求7所述的半导体元件，其中所述第一材料层与所述第三材料层的材料 包括氧化硅；所述第二材料层的材料包括氮化硅。9. 根据权利要求7所述的半导体元件，更包括： 导体层，位在所述基底的所述正面的所述第三材料层上。10. 根据权利要求7所述的半导体元件，更包括： 介电层，位在所述基底的所述正面上； 第一导体层，位在所述基底的所述正面的所述介电层与所述第一材料层之间；以及 第二导体层，位在所述基底的所述正面的所述第三材料层上。
【文档编号】H01L21/02GK106033706SQ201510105710
【公开日】2016年10月19日
【申请日】2015年3月11日
【发明人】宋良君, 刘晓莲
【申请人】旺宏电子股份有限公司