半导体结构的形成方法

半导体结构的形成方法
【专利摘要】一种半导体结构的形成方法，包括：提供半导体衬底，半导体衬底上形成有若干分立的栅极结构以及栅极结构侧壁表面的侧墙；在半导体衬底表面形成表面与栅极结构表面齐平的介质层；在所述介质层、栅极结构和侧墙上形成具有开口的掩膜层，开口宽度大于相邻栅极结构之间的介质层宽度，且横跨栅极结构之间的介质层；沿开口刻蚀部分深度的介质层，形成第一凹槽，然后去除图形化掩膜层；刻蚀去除部分高度的栅极结构，形成位于栅极结构顶部的第二凹槽；形成填充满第一凹槽的第一保护层、填充满第二凹槽的第二保护层；刻蚀相邻栅极结构之间的位于第一保护层两侧的介质层至半导体衬底表面，形成接触孔。上述方法有利于提高形成的半导体结构的性能。
【专利说明】
半导体结构的形成方法
技术领域
[0001] 本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002] 随着半导体工艺技术的不断发展，例如高K栅介质层的引入、应力工程技术、口袋 离子注入以及材料和器件结构的不断优化，半导体器件的尺寸不断缩小。但是当器件的特 征尺寸进一步下降时，由于短沟道效应越发显著、制程变异、可靠性下降导致平面晶体管面 临巨大的挑战。与平面晶体管相比，鳍式场效应晶体管具有全耗尽的鳍部、更低的掺杂离子 浓度波动、更高的载流子迀移率提高、更低的寄生结电容以及更高的面积使用效率，从而受 到广泛的关注。
[0003] 在集成电路制造过程中，如在衬底上形成半导体器件结构后，需要使用多个金属 化层将各半导体器件连接在一起形成电路，金属化层包括互连线和形成在接触孔内的金属 插塞，接触孔内的金属插塞连接半导体器件，互连线将不同半导体器件上的金属插塞连接 起来形成电路。晶体管上形成的接触孔包括栅极表面的接触孔，以及连接有源区的接触孔。 随着集成电路工艺节点不断缩小，相邻栅极之间的间距逐渐减小，无法通过直接光刻和刻 蚀形成位于相邻栅极之间的有源区表面的接触孔，此时，通常采用自对准工艺形成所述连 接有源区的接触孔。
[0004] 现有技术在半导体结构的形成过程中，采用自对准工艺形成的接触孔的尺寸容易 与设计值发生偏差，导致形成的金属插塞的连接性能受到影响，影响形成的半导体结构的 性能。

【发明内容】

[0005] 本发明解决的问题是提供一种半导体结构的形成方法，提高形成的半导体结构的 性能。
[0006] 为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬 底，所述半导体衬底上形成有若干分立的栅极结构以及位于栅极结构侧壁表面的侧墙，所 述栅极结构包括位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅极；在所述半 导体衬底表面形成介质层，所述介质层的表面与栅极结构表面齐平；在所述介质层、栅极 结构和侧墙上形成具有开口的掩膜层，所述开口宽度大于相邻栅极结构之间的介质层的宽 度，且横跨相邻栅极结构之间的介质层；沿所述开口刻蚀部分深度的介质层，在所述介质层 内形成第一凹槽，然后去除所述图形化掩膜层；刻蚀去除部分高度的栅极结构，形成位于 栅极结构顶部的第二凹槽；形成填充满第一凹槽的第一保护层、填充满第二凹槽的第二保 护层；刻蚀相邻栅极结构之间、位于第一保护层两侧的介质层至半导体衬底表面，形成接触 孔。
[0007] 可选的，形成所述第一保护层和第二保护层的方法包括：形成填充满所述第一凹 槽、第二凹槽并覆盖所述介质层和侧墙的保护材料层；以所述介质层为停止层，对所述保护 材料层进行平坦化，形成填充满第一凹槽的第一保护层、填充满第二凹槽的第二保护层。
[0008] 可选的，所述第一保护层的材料为氮化硅、氮氧化硅、碳化硅或碳氧化硅；所述第 二保护层的材料为氮化硅、氮氧化硅、碳化硅或碳氧化硅。
[0009] 可选的，所述第一保护层的厚度为丨〇〇人~700A，所述第二保护层的厚度为 1?Κ)Α~7()〇Α。
[0010] 可选的，所述侧墙的厚度为卸人~
[0011] 可选的，所述侧墙的材料为氮化硅、氮氧化硅、碳化硅或碳氧化硅。
[0012] 可选的，所述掩膜层的材料为光刻胶。
[0013] 可选的，在形成所述掩膜层之前，在所述介质层、栅极结构和侧墙上形成底部抗反 射层。
[0014] 可选的，所述第一凹槽的深度为100Α~700Α。
[0015] 可选的，采用干法刻蚀或湿法刻蚀工艺刻蚀所述栅极结构，形成第二凹槽。
[0016] 可选的，第二凹槽的深度为100Λ-700Α。
[0017] 可选的，所述第二凹槽的深度与第一凹槽深度相同。
[0018] 可选的，还包括：在刻蚀相邻栅极结构之间、位于第一保护层两侧的介质层之前， 在所述介质层、侧墙以及第二保护层上形成图形化掩膜层，所述图形化掩膜层暴露出位于 相邻栅极结构之间的介质层以及第一保护层，以所述图形化掩膜层为掩膜刻蚀所述相邻栅 极结构之间的位于第一保护层两侧的介质层。
[0019] 可选的，采用干法刻蚀工艺刻蚀所述介质层。
[0020] 可选的，所述半导体衬底包括：基底和位于所述基底表面的若干鳍部，所述栅极结 构横跨所述鳍部，覆盖鳍部的侧壁和顶部表面。
[0021] 可选的，所述栅介质层的材料为氧化铪、氧化锆、氧化铝或硅氧化铪。
[0022] 可选的，所述栅极的材料为1、&131、411、？111或1^
[0023] 可选的，还包括：形成填充满所述接触孔并且覆盖所述介质层、第一保护层、第二 保护层、侧墙的金属材料层；对所述金属材料层进行平坦化，直至暴露出第一保护层的表 面，形成位于接触孔内的金属插塞。
[0024] 可选的，还包括：对所述金属材料层平坦化的停止位置低于第一保护层的表面。
[0025] 可选的，对所述金属材料层进行平坦化的停止位置低位于所述第一保护层表面下 方 50 A~I(X)A。
[0026] 与现有技术相比，本发明的技术方案具有以下优点：
[0027] 本发明的技术方案提供的半导体结构的形成方法中，提供半导体衬底，在所述半 导体衬底上形成有若干分立的栅极结构以及位于栅极结构侧壁表面的侧墙；在在所述半导 体衬底表面形成介质层，所述介质层的表面与栅极结构表面齐平；然后在所述介质层、栅极 结构和侧墙上形成具有开口的掩膜层，并且以所述掩膜层为掩膜，刻蚀介质层形成第一凹 槽，再去除所述掩膜层；然后再刻蚀栅极结构形成第二凹槽；在第一凹槽内形成第一保护 层、在第二凹槽内形成第二保护层，之后，刻蚀相邻栅极结构之间、位于第一保护层两侧的 介质层至半导体衬底表面，形成接触孔。在刻蚀所述介质层形成接触孔的过程中，所述第一 保护层保护下方的部分介质层，使得形成的接触孔之间具有部分介质层作为隔离结构，同 时所述第二保护层和侧墙保护栅极结构。以所述掩膜层为掩膜刻蚀介质层，形成第一凹槽 的过程中，所述掩膜层与介质层之间的距离较小，能够准确的将掩膜层内的开口图形传递 到介质层内，从而可以提高形成的接触孔的尺寸的准确性，进而提高形成的半导体结构的 性能。
[0028] 进一步，所述第一凹槽的深度可以为100A~700A，由于相邻栅极结构之间的间 距很小，若所述第一凹槽的深度较大，会导致形成的第一凹槽的深宽比过大，后续在所述第 一凹槽内形成第一保护层时，会导致第一保护层的填充难度提高，使形成的第一保护层内 具有空洞。所述第一凹槽的深度可以为IQQi~700義可以避免深宽比过大，提高在第一凹 槽内形成的第一保护层的质量。
[0029] 进一步，所述第二凹槽的深度为100 A~700 A,所述第二凹槽的深度不能过小， 需要确保后续在第二凹槽内形成的第二保护层具有足够的厚度能够对栅极结构顶部起到 足够的保护作用；所述第二凹槽的深度也不能过大，避免栅极结构内的栅极厚度过小，影响 晶体管的性能，而且，所述第二凹槽的深度过大还会导致第二凹槽的深宽度过大，影响后续 在所述第二凹槽内形成的第二保护层的质量。所述第二凹槽的深度为100 Λ-700Α，使得 后续能够在第二凹槽内形成较高质量的第二保护层，并且使所述第二保护层具有足够的厚 度，又不会影响到晶体管的性能。
[0030] 进一步，还包括在所述接触孔内形成金属插塞，形成所述金属插塞的方法包括：形 成填充满所述接触孔并且覆盖所述介质层、第一保护层、第二保护层、侧墙的金属材料层； 对所述金属材料层进行平坦化，直至暴露出第一保护层的表面，形成位于接触孔内的金属 插塞。通过平坦化去除位于介质层、第二保护层、第一保护层以及侧墙上方的部分金属材料 层，使得所述金属材料层断开，使位于第一保护层两侧的金属插塞之间断开，从而形成两个 独立的金属插塞，避免第一保护层两侧的金属插塞之间存在电连接，影响形成的半导体结 构的性能。
[0031] 进一步，对所述金属材料层进行平坦化的停止位置低于所述第一保护层的表面下 方5:0 IlOO義，可以确保所述第一保护层两侧的金属插塞之间充分断开。
【附图说明】
[0032] 图1至图11是本发明的一个实施例的半导体结构形成过程的结构示意图；
[0033] 图12至图27是本发明的另一实施例的半导体结构形成过程的结构示意图。
【具体实施方式】
[0034] 如【背景技术】中所述，现有技术形成的半导体结构性能有待于进一步提高。
[0035] 请参考图1至图11，为本发明的一个实施例的半导体结构形成过程结构示意图。
[0036] 请参考图1，提供半导体衬底10,所述半导体衬底10上形成有若干栅极结构11以 及位于栅极结构11侧壁表面的侧墙12,所述半导体衬底10上还形成有第一介质层20,所 述第一介质层20表面与栅极结构11表面齐平。所述栅极结构11包括栅介质层（图中未 示出）和位于栅介质层表面的栅极。本实施例中，所述半导体衬底10包括基底（图中未示 出）和位于基底表面的鳍部，所述栅极结构横跨鳍部，并覆盖鳍部的侧壁和顶部表面。图1 为沿鳍部长度方向的剖面示意图。
[0037] 请参考图2,刻蚀所述栅极，使所述栅极结构11高度下降，在栅极结构11顶部形成 凹槽13。
[0038] 请参考图3,在所述凹槽13 (请参考图2)内形成位于栅极结构11顶部的保护层 14,所述保护层14表面与第一介质层20表面齐平。所述保护层14在后续形成接触孔的过 程中保护栅极结构11。
[0039] 请参考图4,形成覆盖第一介质层20、侧墙12、保护层14的第二介质层30,以及位 于第二介质层30表面的掩膜材料层31。所述掩膜材料层31后续用于形成刻蚀接触孔的掩 膜层。所述掩膜材料层31的材料为金属，该实施例中，所述掩膜材料层31的材料为TiN。
[0040] 请参考图5,在所述掩膜材料层31表面依次形成底部抗反射层32、位于底部抗反 射层32表面的图形化光刻胶层33。所述图形化光刻胶层33的图形与后续刻蚀掩膜材料层 31形成的掩膜层的图形一致，所述图形化光刻胶层33位于相邻栅极结构11之间的部分第 一介质层20上方，且宽度大于所述相邻栅极结构11之间的间距。
[0041] 请参考图6,为形成所述图形化光刻胶层33之后的俯视示意图，其中虚线框部分 表示相邻栅极结构之间的第一介质层20。所述图形化光刻胶层33横跨于相邻栅极结构之 间的第一介质层20上方。
[0042] 请参考图7,以所述图形化光刻胶层33 (请参考图5)为掩膜刻蚀底部抗反射层 32 (请参考图5)、掩膜材料层31 (请参考图5)，形成掩膜层31a，然后去除所述掩膜层31a 上方的底部抗反射层32和图形化光刻胶层33。
[0043] 请参考图8,在所述第二介质层30表面形成无定形碳层40、位于无定形碳层40表 面的低温氧化物层41、位于低温氧化物层41表面的底部抗反射层42以及位于底部抗反射 层42表面的光刻胶层43,所述光刻胶层43具有开口，所述开口位于相邻栅极结构11之间 的第一介质层20上方，且所述开口宽度大于相邻栅极结构11之间的第一介质层20的宽 度。
[0044] 请参考图9至图11，沿所述开口依次刻蚀底部抗反射层42、低温氧化物层41和无 定形碳层40,将开口图形转移至无定形碳层40内，然后继续以所述无定形碳层40和掩膜层 31a为掩膜，刻蚀第二介质层30、第一介质层20至半导体衬底10表面，形成接触孔，然后去 除所述光刻胶层43、底部抗反射层42、低温氧化物层41和无定形碳层40 ;并且在所述接触 孔内填充金属材料，形成金属插塞50。所述掩膜层31a下方的第二介质层30、第一介质层 20未被刻蚀，作为相邻金属插塞50之间的隔离结构。其中，图9为形成所述金属插塞50之 后的俯视示意图。图10为沿图9中割线AA'的剖面示意图，图11为沿图9中割线BB'的 剖面示意图。
[0045] 该实施例中，由于形成的掩膜层31a(请参考图7)与半导体衬底10之间的距离较 远，刻蚀形成接触孔的过程中，需要刻蚀较厚的介质层，包括第二介质层30和第一介质层 20,所以要求所述掩膜层31a具有较高的耐刻蚀性，所以，该实施例中，选择金属材料形成 所述掩膜层31a。但是采用金属材料作为掩膜层31a容易引入金属污染，影响形成的半导体 结构的性能。并且，该实施例中，所述掩膜层31a距离半导体衬底10的距离较大，以所述掩 膜层31a为掩膜刻蚀第二介质层30、第一介质层20过程中，传递至第一介质层20内的图形 容易偏离设计值，形成的接触孔的尺寸容易与设计值发生偏差，导致形成的金属插塞的连 接性能受到影响，影响形成的半导体结构的性能。
[0046] 在本发明的另一实施例中，通过在相邻栅极结构之间的介质层内形成第一保护 层，在栅极结构顶部形成第二保护层，然后刻蚀栅极结构之间、位于第一保护层两侧的介质 层至半导体衬底表面，形成接触孔。可以提高形成的半导体结构的性能。
[0047] 请参考图12至图27,为本发明的另一实施例的半导体结构形成过程的结构示意 图。
[0048] 请参考图12,提供半导体衬底100,在所述半导体衬底100上形成有若干分立的栅 极结构101以及位于栅极结构101侧壁表面的侧墙102 ;在所述半导体衬底100表面形成 介质层200,所述介质层200的表面与栅极结构101表面齐平。
[0049] 所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导 体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半 导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底 100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶 娃。
[0050] 所述半导体衬底100上形成有晶体管，所述晶体管可以是平面晶体管或鳍式场效 应晶体管。所述栅极结构101即为所述晶体管的栅极结构。
[0051] 本实施例中，所述半导体衬底100上形成有鳍式场效应晶体管。具体的，所述半导 体衬底100包括基底（图中未示出）和位于基底表面的若干鳍部，所述栅极结构101横跨 所述鳍部，覆盖鳍部的侧壁和顶部表面。所述若干鳍部平行排列，相邻鳍部之间还具有位于 基底表面的浅沟槽隔离结构，作为相邻鳍部之间的隔离结构。图12为沿鳍部长度方向的剖 面示意图。本实施例中，以两个相邻的栅极结构101作为示例，后续在相邻栅极结构之间的 半导体衬底100上形成自对准接触孔。
[0052] 所述栅极结构101包括栅介质层和位于栅介质层表面的栅极。本实施例中，所述 栅介质层可以是高K介质材料，包括氧化铪、氧化锆、氧化铝或硅氧化铪等；所述栅极的材 料可以是金属材料，包括w、Cu、Al、Au、Pt、Ti或TiN等。在本发明的其他实施例中，所述栅 极与栅介质层之间还可以形成有功函数层。
[0053] 所述侧墙102用于在后续工艺中保护所述栅极结构101，所述侧墙102的材料可以 是氮化硅、氮氧化硅、碳化硅或碳氧化硅等材料。所述侧墙102的厚度为50 A~200 A，具 有足够的厚度对所述栅极结构101起到保护作用。
[0054] 本实施例中，所述栅极结构101两侧的半导体衬底100内还形成有源漏极（图中 未示出），相邻栅极结构101之间的半导体衬底100内的源漏极为两个栅极结构101所属的 晶体管共孚。
[0055] 本实施例中，在所述半导体衬底100上形成栅极结构101之后，再在所述栅极结构 101侧壁表面形成所述侧墙102 ;然后以所述栅极结构101和侧墙102为掩膜；对栅极结构 101两侧的半导体衬底100进行离子注入，形成源漏极；然后，再在所述半导体衬底100表 面形成介质层200,所述介质层200的表面与栅极结构101的表面齐平。
[0056] 所述介质层200的材料为氧化硅，可以采用化学气相沉积工艺、等离子体增强化 学气相沉积工艺或低压化学气相沉积工艺等方法在半导体衬底100表面形成介质材料层， 所述介质材料层表面高于栅极结构101表面；然后对所述介质材料层进行平坦化，形成介 质层200,使所述介质层200表面平坦，且与栅极结构101表面齐平。
[0057] 请参考图13,在所述介质层200、栅极结构101和侧墙102上形成具有开口 303的 掩膜层302。
[0058] 所述掩膜层302的材料可以是氮化娃、无定形碳、碳氧化娃、碳化娃或光刻胶等掩 膜材料。
[0059] 本实施例中，所述掩膜层302的材料为光刻胶，形成所述掩膜层302的方法包括： 在所述介质层200、栅极结构101和侧墙102上形成光刻胶层之后，对所述光刻胶层进行曝 光显影，在所述光刻胶层内形成开口 303,从而形成所述掩膜层302。
[0060] 所述开口 303的宽度dl大于相邻栅极结构101之间的介质层200的宽度d2,并且 横跨所述相邻栅极结构101之间的介质层200。
[0061] 本实施例中，在形成所述掩膜层302之前，在所述介质层200、栅极结构101和侧 墙102表面形成底部抗反射层301，可以采用旋涂工艺形成所述底部抗反射层301，所述底 部抗反射层301能够有效消除光反射形成驻波的抗反射材料，增加后续对光刻胶层进行光 刻过程中，曝光能量范围和焦距，减少反射光的散射而造成的图形缺口。
[0062] 请参考图14,为形成所述掩膜层302之后的俯视示意图。图14中虚线框示出的即 为相邻栅极结构101之间的介质层200部分。所述掩膜层302暴露出部分底部抗反射层表 面。
[0063] 请参考图15至图16,沿所述开口 303 (请参考图13)刻蚀部分深度的介质层200， 在所述介质层200内形成第一凹槽201。图16为形成所述第一凹槽201之后的俯视示意 图。
[0064] 可以采用干法刻蚀工艺刻蚀所述介质层200,形成所述第一凹槽201。本实施例 中，以所述掩膜层302(请参考图13)为掩膜，沿开口 303刻蚀底部抗反射层301，暴露出 部分介质层200以及所述介质层200两侧的侧墙102的部分表面，然后继续刻蚀所述介质 层200,形成第一凹槽201。所述干法刻蚀工艺可以是等离子体刻蚀工艺，本实施例中，采 用的刻蚀气体为CF 4，缓冲气体为He，压强为20~200mTorr，其中流速为50sccm~ lOOOsccm，He的流速为50sccm~lOOOsccm。在本发明的其他实施例中，还可以米用CF4、 CHF3、C2F6等氟基气体中的一种或几种组合作为刻蚀气体。
[0065] 由于所述开口 303的宽度dl (请参考图13)大于相邻栅极结构101之间的介质层 200的宽度d2(请参考图13)，所以，沿开口 303刻蚀底部抗反射层301之后，不仅暴露出相 邻栅极结构101之间的部分介质层200表面，还暴露出该部分介质层200两侧的侧墙102的 部分表面。所述介质层200的材料与侧墙102的材料不同，上述干法刻蚀对介质层200具 有较高的刻蚀选择性，从而在刻蚀介质层200的过程中，所述侧墙102可以对栅极结构101 起到保护作用。
[0066] 所述第一凹槽201的深度小于栅极结构101的高度，使得所述第一凹槽201的底 部与半导体衬底100之间还具有部分厚度的介质层。由于相邻栅极结构之间的间距很小， 若所述第一凹槽201的深度较大，会导致形成的第一凹槽201的深宽比过大，后续在所述第 一凹槽201内形成第一保护层时，会导致第一保护层的填充难度提高，使形成的第一保护 层内具有空洞。本实施例中，所述第一凹槽201的深度可以为〗〇〇Λ~700A。
[0067] 本实施例中，在刻蚀底部抗反射层301以及介质层200的过程中，所述掩膜层302 在刻蚀过程中，受到等离子体的轰击，厚度逐渐降低，最终被完全消耗。在本发明的其他实 施例中，在形成所述第一凹槽201之后，在底部抗反射层301表面还剩余部分厚度的掩膜层 302〇
[0068] 请参考图17至图19,刻蚀去除部分高度的栅极结构101 (请参考图15)，形成位于 刻蚀后的栅极结构IOla顶部的第二凹槽202。图18为刻蚀去除部分高度的栅极结构101 之后的俯视示意图，图17为沿图18中割线AA'的剖面示意图，图19为沿图18中割线BB' 的剖面示意图。
[0069] 在刻蚀所述栅极结构101之前，首先采用湿法清洗或灰化工艺去除所述底部抗反 射层301，暴露出介质层200、栅极结构101和侧墙102表面。
[0070] 所述栅极结构101包括栅介质层和位于栅介质层上的栅极，本实施例中，主要对 所述栅极结构101中的栅极进行刻蚀，使栅极结构101的高度下降。
[0071] 可以采用干法或湿法刻蚀工艺对所述栅极结构进行刻蚀。本实施例中，所述栅极 的材料为W，采用干法刻蚀工艺对所述栅极进行刻蚀，具体的，所述干法刻蚀工艺为等离子 体刻蚀工艺，采用的刻蚀气体包括(：1 2和CF 4，其中（：12的流量为IOsccm~lOOsccm，CF 4的 流量为20sccm~lOOsccm，压强为IOmTorr~50mTorr。所述刻蚀气体对栅极材料有较强 的刻蚀选择性，从而在刻蚀过程中，不会对介质层200、侧墙102进行刻蚀。
[0072] 刻蚀后的栅极结构IOla表面低于介质层200和侧墙102表面，在所述栅极结构 IOla顶部形成第二凹槽202,后续在所述第二凹槽202内形成第二保护层，以在后续形成接 触孔的过程中保护所述栅极结构l〇la。
[0073] 所述第二凹槽202的深度不能过小，需要确保后续在第二凹槽202内形成的第 二保护层具有足够的厚度能够对栅极结构IOla顶部起到足够的保护作用；所述第二凹槽 202的深度也不能过大，避免栅极结构IOla内的栅极厚度过小，影响晶体管的性能，而且， 所述第二凹槽202的深度过大还会导致第二凹槽302的深宽度过大，影响后续在所述第 二凹槽202内形成的第二保护层202的质量。本实施例中，所述第二凹槽202的深度为 100人~700人,使得后续能够在第二凹槽302内形成较高质量的第二保护层，并且使所述 第二保护层具有足够的厚度，又不会影响到晶体管的性能。
[0074] 本实施例中，可以使形成的第二凹槽202的深度与第一凹槽201的深度一致，使得 所述第一凹槽201和第二凹槽202的深宽比接近，后续在所述第一凹槽201内形成的第一 保护层、第二凹槽202内形成的第二保护层的填充质量接近。
[0075] 请参考图20至图22,形成填充满第一凹槽201 (请参考图17)的第一保护层211、 填充满第二凹槽202 (请参考图17)的第二保护层212。图21为形成所述第一保护层211、 第二保护层212之后的俯视示意图，图20为沿图21中割线CC'的剖面示意图，图22为沿 图21中割线DD'的剖面示意图。
[0076] 形成所述第一保护层211和第二保护层212的方法包括：形成填充满所述第一凹 槽201、第二凹槽202并覆盖所述介质层200和侧墙102的保护材料层；以所述介质层200 为停止层，对所述保护材料层进行平坦化，形成填充满第一凹槽201的第一保护层211、填 充满第二凹槽202的第二保护层212。
[0077] 所述保护材料层的材料与介质层200的材料不同，所述掩膜材料层300的材料与 介质层200的材料不同，两者之间具有较高的刻蚀选择比，从而对所述保护材料层平坦化 形成的第一保护层211、第二保护层212在后续刻蚀介质层200形成接触孔的过程中不会受 到损伤能够对下方的栅极结构IOla以及部分介质层200起到保护作用。
[0078] 所述保护材料层的材料可以氮化硅、氮氧化硅、碳化硅或碳氧化硅等，本实施例 中，所述保护材料层的材料为氮化硅，所述介质层200的材料为氧化硅，两者之间具有较高 的刻蚀选择比。
[0079] 可以采用干法刻蚀工艺或化学机械研磨工艺对所述保护材料层进行平坦化处理， 并且，所述平坦化处理以所述介质层200表面作为停止层，去除位于介质层200表面、以及 侧墙102表面的保护材料层，形成位于第一凹槽201内的第一保护层211，位于第二凹槽 202内的第二保护层212,所述第一保护层211、第二保护层212的表面与所述介质层200的 表面齐平。
[0080] 所述第一保护层211的厚度与第一凹槽201的厚度相同，为〗OOA~700A;所述第 二保护层212的厚度与第二凹槽202的厚度相同，为IOOA~700A。所述第一保护层211和 第二保护层212的厚度足够对下方的介质层200、栅极结构IOla起到保护作用。
[0081] 请参考图23至图25,刻蚀相邻栅极结构IOla之间、位于第一保护层211两侧的介 质层200至半导体衬底100表面，形成接触孔203。图24为形成所述接触孔203之后的俯 视示意图，图23为沿图24中割线FF'的剖面示意图，图25为沿图24中割线EE'的剖面示 意图。
[0082] 采用干法刻蚀工艺刻蚀所述介质层200,所述干法刻蚀工艺可以是等离子体刻蚀 工艺，本实施例中，采用的刻蚀气体为CF 4，缓冲气体为He，压强为20~200mTorr，其中CF4 的流速为50sccm~lOOOsccm，He的流速为50sccm~lOOOsccm。在本发明的其他实施例 中，还可以采用CF 4、CHF3、C2F6等氟基气体中的一种或几种组合作为刻蚀气体。由于所述 干法刻蚀工艺对介质层200具有较高的刻蚀选择性，而对所述第一保护层211、第二保护层 212以及侧墙102的刻蚀速率非常小，所以，在上述刻蚀过程中，所述第二保护层212与侧墙 102对栅极结构IOla进行保护，所述第一保护层211保护下方的部分介质层200,从而使得 形成的接触孔203位于第一保护层211两侧，并且接触孔203之间通过部分介质层200隔 离。
[0083] 在刻蚀过程中，虽然所述侧墙102的刻蚀速率较低，但是由于介质层200的厚度较 大，刻蚀时间较长，依旧会对侧墙102造成一定程度的损伤，特别是侧墙102的顶部处。本 实施例中，所述侧墙102的厚度为50A~200/\,足够抵挡这种损伤，从而能够对栅极结构 IOla起到较好的保护作用。
[0084] 本实施例中，所述半导体衬底100包括基底以及位于基底上的鳍部，所述接触孔 203暴露出半导体衬底100的位于基底表面的鳍部的顶部表面。
[0085] 本实施例中，在刻蚀所述介质层200形成接触孔之前，在所述介质层200、侧墙102 以及第二保护层212上形成图形化掩膜层，所述图形化掩膜层暴露出位于相邻栅极结构 IOla之间的介质层200以及第一保护层211，然后再以所述图形化掩膜层为掩膜刻蚀所述 相邻栅极结构IOla之间、位于第一保护层211两侧的介质层200,从而可以避免对半导体衬 底100上其他位置处的介质层200造成刻蚀。所述图形化掩膜层的材料可以是光刻胶层， 在形成接触孔203之后，通过灰化或湿法刻蚀工艺去除所述图形化掩膜层。
[0086] 请参考图26至图27,在所述接触孔203 (请参考图23)内形成金属插塞204。图 27为形成所述金属插塞204之后的俯视示意图，图26为沿图27中割线GG'的剖面示意图。
[0087] 所述金属插塞204的形成方法包括：形成填充满所述接触孔203并且覆盖所述介 质层200、第一保护层211、第二保护层212、侧墙102的金属材料层；对所述金属材料层进 行平坦化，直至暴露出第一保护层211的表面，形成位于接触孔203内的金属插塞。
[0088] 所述金属材料层的材料可以是W、Al、Cu、Ag或Au等金属材料。本实施例中，所述 金属材料层的材料为W。可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述金属材 料层。
[0089] 由于所述金属材料层填充满所述接触孔203,并覆盖第一保护层211，所以所述金 属材料层为一个连续的整体。后续对所述金属材料层进行平坦化至第一保护层211表面， 去除位于介质层200、第二保护层212、第一保护层211以及侧墙102上方的部分金属，使得 所述金属材料层断开，形成分别位于第一保护层211两侧的金属插塞204。
[0090] 在本发明的其他实施例中，为了确保所述第一保护层211两侧的金属插塞204之 间充分断开，对所述金属材料层、进行平坦化的停止位置可以低于第一保护层211的表面， 在暴露出所述第一保护层211表面之后，继续进行一定深度的过研磨。具体的，在本发明的 一个实施例中，对所述金属材料层进行平坦化的停止位置低于所述第一保护层211的表面 下方50 A~100 A，从而确保第一保护层211的两侧的金属插塞204之间可以完全断开。
[0091] 综上所述，本发明实施例中，提供半导体衬底，所述半导体衬底上形成有若干分立 的栅极结构以及位于栅极结构侧壁表面的侧墙；在在所述半导体衬底表面形成介质层，所 述介质层的表面与栅极结构表面齐平；然后在所述介质层、栅极结构和侧墙上形成具有开 口的掩膜层，并且以所述掩膜层为掩膜，刻蚀介质层形成第一凹槽，再去除所述掩膜层；然 后再刻蚀栅极结构形成第二凹槽；在第一凹槽内形成第一保护层、在第二凹槽内形成第二 保护层，之后，刻蚀相邻栅极结构之间、位于第一保护层两侧的介质层至半导体衬底表面， 形成接触孔。在刻蚀所述介质层形成接触孔的过程中，所述第一保护层保护下方的部分介 质层，使得形成的接触孔之间具有部分介质层作为隔离结构，同时所述第二保护层和侧墙 保护栅极结构。以所述掩膜层为掩膜刻蚀介质层，形成第一凹槽的过程中，所述掩膜层与介 质层之间的距离较小，能够准确的将掩膜层内的开口图形传递到介质层内，从而可以提高 形成的接触孔的尺寸的准确性，进而提高形成的半导体结构的性能。
[0092] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【主权项】
1. 一种半导体结构的形成方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底上形成有若干分立的栅极结构W及位于栅极结构侧 壁表面的侧墙，所述栅极结构包括位于半导体衬底表面的栅介质层W及位于栅介质层表面 的栅极； 在所述半导体衬底表面形成介质层，所述介质层的表面与栅极结构表面齐平； 在所述介质层、栅极结构和侧墙上形成具有开口的掩膜层，所述开口宽度大于相邻栅 极结构之间的介质层的宽度，且横跨相邻栅极结构之间的介质层； 沿所述开口刻蚀部分深度的介质层，在所述介质层内形成第一凹槽； 去除所述图形化掩膜层； 刻蚀去除部分高度的栅极结构，形成位于栅极结构顶部的第二凹槽； 形成填充满第一凹槽的第一保护层、填充满第二凹槽的第二保护层； 刻蚀相邻栅极结构之间、位于第一保护层两侧的介质层至半导体衬底表面，形成接触 孔。2. 根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一保护层 和第二保护层的方法包括：形成填充满所述第一凹槽、第二凹槽并覆盖所述介质层和侧墙 的保护材料层；W所述介质层为停止层，对所述保护材料层进行平坦化，形成填充满第一凹 槽的第一保护层、填充满第二凹槽的第二保护层。3. 根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一保护层的材 料为氮化娃、氮氧化娃、碳化娃或碳氧化娃；所述第二保护层的材料为氮化娃、氮氧化娃、碳 化娃或碳氧化娃。4. 根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第一保护层的厚 度为IOOA~700A,所述第二保护层的厚度为IOOA~700A。5. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的厚度为 如 A -200A。6. 根据权利要求5所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氮 化娃、氮氧化娃、碳化娃或碳氧化娃。7. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为 光刻胶。8. 根据权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述掩膜层之 前，在所述介质层、栅极结构和侧墙上形成底部抗反射层。9. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一凹槽的深度 为 i 00A~700,4。10. 根据权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀或湿法 刻蚀工艺刻蚀所述栅极结构，形成第二凹槽。11. 根据权利要求10所述的半导体结构的形成方法，其特征在于，第二凹槽的深度为 100 A~700 A。12. 根据权利要求10所述的半导体结构的形成方法，其特征在于，所述第二凹槽的深 度与第一凹槽深度相同。13. 根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在刻蚀相邻 栅极结构之间、位于第一保护层两侧的介质层之前，在所述介质层、侧墙W及第二保护层上 形成图形化掩膜层，所述图形化掩膜层暴露出位于相邻栅极结构之间的介质层W及第一保 护层，W所述图形化掩膜层为掩膜刻蚀所述相邻栅极结构之间的位于第一保护层两侧的介 质层。14. 根据权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻 蚀所述介质层。15. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底包 括：基底和位于所述基底表面的若干罐部，所述栅极结构横跨所述罐部，覆盖罐部的侧壁和 顶部表面。16. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料 为氧化给、氧化错、氧化侣或娃氧化给。17. 根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极的材料为W、 Cu、Al、Au、Pt、Ti 或 TiN。18. 根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成填充满 所述接触孔并且覆盖所述介质层、第一保护层、第二保护层、侧墙的金属材料层；对所述金 属材料层进行平坦化，直至暴露出第一保护层的表面，形成位于接触孔内的金属插塞。19. 根据权利要求18所述的半导体结构的形成方法，其特征在于，还包括：对所述金属 材料层平坦化的停止位置低于第一保护层的表面。20. 根据权利要求19所述的半导体结构的形成方法，其特征在于，对所述金属材料层 进行平坦化的停止位置低位于所述第一保护层表面下方50產~】OOA,
【文档编号】H01L21/28GK106033742SQ201510125779
【公开日】2016年10月19日
【申请日】2015年3月20日
【发明人】张城龙, 张海洋
【申请人】中芯国际集成电路制造(上海)有限公司