一种半导体器件及其制作方法
【专利摘要】本发明提供一种半导体器件及其制作方法，所述方法包括：提供具有第一区域和第二区域的半导体衬底，在所述第一区域中形成有第一栅极沟槽，在所述第二区域中形成有第二栅极沟槽，以及依次形成于所述第一栅极沟槽和所述第二栅极沟槽的底部及侧壁上的高K介电层、覆盖层和阻挡层；在所述阻挡层上沉积形成P型功函数金属层；在所述P型功函数金属层上形成牺牲材料层；形成图案化的光阻层，以覆盖所述第一区域暴露所述第二区域；刻蚀去除位于所述第二区域内的暴露的牺牲材料层和P型功函数金属层；去除所述图案化的光阻层和剩余的所述牺牲材料层。根据本发明的方法，可有效去除图案化的光阻层，避免栅极沟槽内光阻的残留，提高器件的良率和性能。
【专利说明】
一种半导体器件及其制作方法
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。
【背景技术】
[0002]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到纳米级别时，半导体器件的制备受到各种物理极限的限制。
[0003]当半导体器件的尺寸降到纳米级别时，器件中栅极关键尺寸(gate⑶)相应的缩小为24nm。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。
[0004]目前的后高K/后金属栅极技术的工艺步骤包括，首先，去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层以形成金属栅极沟槽；接着，如图1A所示，在NMOS区域和PMOS区域中的金属栅极沟槽102p、102n中依次沉积形成界面层103、高K介电层104、覆盖层105、阻挡层106和P型功函数金属层107 ;接着，如图1B所示，采用光刻工艺在半导体衬底100上形成图案化的光阻层108，以覆盖PMOS区域露出NMOS区域；接着如图1C所示，去除NMOS区域中的P型功函数金属层；接着如图1D所示，去除图案化的光阻层；然而由于栅极沟槽尺寸的不断缩小，导致栅极沟槽内的光阻层尤其是沟槽底部的光阻层去除困难，容易有光阻残留于栅极沟槽内，影响后续的工艺制程和器件性能。
[0005]因此，有必要提出一种新的制作方法，以解决现有技术的不足。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了克服目前存在的问题，本发明实施例一提供一种半导体器件的制作方法，包括:
[0008]提供具有第一区域和第二区域的半导体衬底，在所述第一区域中形成有第一栅极沟槽，在所述第二区域中形成有第二栅极沟槽，以及依次形成于所述第一栅极沟槽和所述第二栅极沟槽的底部及侧壁上的高K介电层、覆盖层和阻挡层；
[0009]在所述阻挡层上沉积形成P型功函数金属层；
[0010]在所述P型功函数金属层上形成牺牲材料层；
[0011]形成图案化的光阻层，以覆盖所述第一区域暴露所述第二区域；
[0012]刻蚀去除位于所述第二区域内的暴露的牺牲材料层和P型功函数金属层；
[0013]去除所述图案化的光阻层和剩余的所述牺牲材料层。
[0014]可选地，所述牺牲材料层的材料选自氧化娃、氮化娃、无定形碳、氮氧化娃中的一种或几种。
[0015]可选地，所述氧化硅的形成工艺选自热氧化、原子层沉积、化学气相沉积或流动式化学气相沉积工艺中的一种。
[0016]可选地，所述牺牲材料层的厚度范围为5?1000埃。
[0017]可选地，在形成所述图案化的光阻层之前还包括步骤:对所述牺牲材料层进行化学机械研磨，停止于所述P型功函数金属层的顶面上。
[0018]可选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
[0019]可选地，所述P型功函数金属层的材料为TixNl_x、TaC、MoN或者TaN，所述P型功函数金属层的厚度范围为10埃至580埃。
[0020]可选地，所述刻蚀具有所述牺牲材料层和所述P型功函数层对所述阻挡层的高蚀刻选择比。
[0021]可选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
[0022]本发明实施例二提供一种采用前述的方法制作的半导体器件。
[0023]综上所述，根据本发明的制作方法，可有效去除图案化的光阻层，避免栅极沟槽内光阻的残留，进而提尚器件的良率和性能。
【附图说明】
[0024]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0025]附图中:
[0026]图1A-1D示出了现有的后高K/后金属栅极技术依次实施的相关步骤所获得器件的剖面示意图；
[0027]图2A-2E示出了根据本发明的制作方法依次形成的器件的剖面示意图；
[0028]图3示出了根据本发明的制作方法依次实施步骤的工艺流程图。
【具体实施方式】
[0029]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0030]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0031]应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接至IJ”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0032]空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0033]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0034]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0035]示例性实施例
[0036]下面将参照图2A-2E及图3对本发明的半导体器件的制作方法做详细描述。
[0037]如图2A所示，提供具有PMOS区域和NMOS区域的半导体衬底200，在所述PMOS区域中形成有栅极沟槽202p，在所述NMOS区域中形成有栅极沟槽202η，以及依次形成于所述栅极沟槽202ρ和所述栅极沟槽202η的底部及侧壁上的高K介电层204、覆盖层205和阻挡层206，在阻挡层206上形成P型功函数金属层207。
[0038]所述半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs, InAs, InP,以及其它II1- V或I1- VI族化合物半导体。也是可选地，半导体衬底200可以包括外延层。半导体衬底200还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。
[0039]半导体衬底200包括各种隔离结构(未示出)，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底200还包括阱。
[0040]在一个示例中，半导体衬底200包括NMOS区域和PMOS区域，在NMOS区域和PMOS区域中形成栅极沟槽202n、202p之前，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底200还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区(未示出)。
[0041]在半导体衬底200和虚拟栅极上方形成层间介电层201。实施化学机械研磨(CMP)工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层201以露出虚拟栅极的虚拟栅极层。
[0042]实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁(未示出)，以在NMOS区域和PMOS区域中形成栅极沟槽202n、202p。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底200的表面形成栅极沟槽202n、202p。
[0043]上述在NMOS区域和PMOS区域中形成栅极沟槽202n、202p的方法仅是示例性地，其它任意适宜的方法均适用于本发明。
[0044]之后，在层间介电层201上、栅极沟槽202n、202p的底部及侧壁上沉积形成界面层(IL) 203和高K(HK)介电层204。IL层203的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层203的厚度范围为5埃至10埃。
[0045]高K介电层204的材料可以选择为但不限于LaO、BaZrO、A10、HfZrO、HfZrON、HfLaO、HfS1N、HfS1、LaS1、AlS1、HfTaO、HfT1、(Ba，Sr) T13 (BST)、Al2O3' Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层204的厚度范围为10埃至30埃。
[0046]在高K介电层204上沉积形成覆盖层205，覆盖层205的材料可以为La203、AL203、Ga203、Ιη203、Mo0、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixNl-x 或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层205的厚度范围为5埃至20埃。
[0047]在覆盖层205上形成阻挡层206，阻挡层206的材料可以选择为TaN，Ta，TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层206的厚度范围为5埃至20埃。
[0048]在阻挡层206上形成P型功函数金属层207，P型功函数金属层207为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于TixNl-x，TaC, MoN, TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层207。P型功函数金属层207的厚度范围为10埃至580埃。
[0049]如图2B所示，在所述P型功函数金属层207上形成牺牲材料层208。
[0050]所述牺牲材料层208的材料选自氧化硅、氮化硅、无定形碳、氮氧化硅中的一种或几种。在一个示例中，当所述牺牲材料层208的材料为氧化娃时，所述氧化娃的形成工艺选自热氧化、原子层沉积(ALD)、化学气相沉积(CVD)或流动式化学气相沉积(FCVD)工艺中的一种。所述牺牲材料层208的厚度范围为5?1000埃，但并不局限于上述厚度范围，可根据实际工艺进行适当调整。
[0051]示例性地，在沉积形成所述牺牲材料层208之后，还可对其进行化学机械研磨，停止于P型功函数金属层207的顶面上，以去除多余的牺牲材料层。
[0052]如图2C所示，形成图案化的光阻层209，以覆盖所述PMOS区域暴露所述NMOS区域。
[0053]在PMOS区域中的栅极沟槽202p内和牺牲材料层208的表面上形成图案化的光阻层209，图案化的光阻层209覆盖所述PMOS区域暴露所述NMOS区域。可选地，在形成所述图案化的光阻层209之前，还可将底部抗反射涂层涂覆在光阻层209的底部来减少底部光的反射。
[0054]如图2D所示，刻蚀去除位于所述NMOS内的暴露的牺牲材料层208和P型功函数金属层207。
[0055]刻蚀去除位于所述NMOS内的暴露的牺牲材料层208和P型功函数金属层209的工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有牺牲材料层208和P型功函数金属层207对阻挡层206的高蚀刻选择比。
[0056]在本发明的一具体实施例中，以所述被图案化的光阻层209为掩膜，使用一干法刻蚀工艺，例如以氟化硫(SF6)、氮及氯作为蚀刻剂且对牺牲材料层208具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺对牺牲材料层进行刻蚀，再采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对PMOS功函数金属层207进行刻蚀，反应室内压力可为5?20毫托(mTorr);功率:300_800W ;时间:5_15s ;所述氯化硼和氯气的流量范围可为O?150立方厘米/分钟(sccm)和50?200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
[0057]如图2E所示，去除所述图案化的光阻层和剩余的所述牺牲材料层。
[0058]去除所述图案化的光阻层的方法可以采用本领域技术人员熟知的任何方法，例如灰化工艺等。
[0059]根据所述牺牲材料层的材料选择合适的刻蚀剂，通过刻蚀工艺去除剩余的牺牲材料层。在一个示例中，当所述牺牲材料层的材料为氧化硅时，既可以采用干蚀刻法也可以采用湿蚀刻法移除氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant (BOE))或氢氟酸缓冲溶液(buffer solut1n of hydrofluoric acid (BHF))。
[0060]由于栅极沟槽202p内的光阻层覆盖于牺牲材料层的表面上，提升了位于栅极沟槽202p底部的光阻层的高度，有利于光阻层的去除，同时减少了光阻的使用量，也会相应的减少光阻的残留。
[0061]至此完成了对PMOS区域P型功函数金属层的制作，之后还可进行金属栅极的其他制作步骤，在此不作赘述。
[0062]综上所述，根据本发明的制作方法，可有效去除图案化的光阻层，避免栅极沟槽内光阻的残留，进而提尚器件的良率和性能。
[0063]参照图3，示出了本发明一个【具体实施方式】依次实施的步骤的工艺流程图，用于简要示出整个制造工艺的流程。
[0064]在步骤301中，提供具有第一区域和第二区域的半导体衬底，在所述第一区域中形成有第一栅极沟槽，在所述第二区域中形成有第二栅极沟槽，以及依次形成于所述第一栅极沟槽和所述第二栅极沟槽的底部及侧壁上的高K介电层、覆盖层和阻挡层；
[0065]在步骤302中，在所述阻挡层上沉积形成P型功函数金属层；
[0066]在步骤303中，在所述P型功函数金属层上形成牺牲材料层；
[0067]在步骤304中，形成图案化的光阻层，以覆盖所述第一区域暴露所述第二区域；
[0068]在步骤305中，刻蚀去除位于所述第二区域内的暴露的牺牲材料层和P型功函数金属层；
[0069]在步骤306中，去除所述图案化的光阻层和剩余的所述牺牲材料层。
[0070]实施例二
[0071]本发明还提供一种采用前述实施例一中方法制作的半导体器件。
[0072]由于采用实施例一中的制作方法可有效去除图案化的光阻层，避免栅极沟槽内光阻的残留，进而提尚器件的良率和性能，因此本实施例中半导体器件同样具有尚的性能。
[0073]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制作方法，包括: 提供具有第一区域和第二区域的半导体衬底，在所述第一区域中形成有第一栅极沟槽，在所述第二区域中形成有第二栅极沟槽，以及依次形成于所述第一栅极沟槽和所述第二栅极沟槽的底部及侧壁上的高K介电层、覆盖层和阻挡层； 在所述阻挡层上沉积形成P型功函数金属层； 在所述P型功函数金属层上形成牺牲材料层； 形成图案化的光阻层，以覆盖所述第一区域暴露所述第二区域； 刻蚀去除位于所述第二区域内的暴露的牺牲材料层和P型功函数金属层； 去除所述图案化的光阻层和剩余的所述牺牲材料层。2.如权利要求1所述的制作方法，其特征在于，所述牺牲材料层的材料选自氧化娃、氮化娃、无定形碳、氮氧化娃中的一种或几种。3.如权利要求2所述的制作方法，其特征在于，所述氧化娃的形成工艺选自热氧化、原子层沉积、化学气相沉积或流动式化学气相沉积工艺中的一种。4.如权利要求1所述的制作方法，其特征在于，所述牺牲材料层的厚度范围为5?1000 埃。5.如权利要求1所述的制作方法，其特征在于，在形成所述图案化的光阻层之前还包括步骤:对所述牺牲材料层进行化学机械研磨，停止于所述P型功函数金属层的顶面上。6.如权利要求1所述的制作方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域。7.如权利要求1所述的制作方法，其特征在于，所述P型功函数金属层的材料为TixNl-x、TaC、MoN或者TaN，所述P型功函数金属层的厚度范围为10埃至580埃。8.如权利要求1所述的制作方法，其特征在于，所述刻蚀具有所述牺牲材料层和所述P型功函数层对所述阻挡层的高蚀刻选择比。9.如权利要求1所述的制作方法，其特征在于，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。10.一种采用如权利要求1-9中任一项所述的方法制作的半导体器件。
【文档编号】H01L27/092GK106033746SQ201510101515
【公开日】2016年10月19日
【申请日】2015年3月9日
【发明人】禹国宾
【申请人】中芯国际集成电路制造(上海)有限公司