封装件及封装件的形成方法
【专利摘要】本发明讨论了多个封装件及封装件的形成方法。根据实施例，封装件包括被密封剂至少横向密封的处理器管芯、被密封剂至少横向密封的存储器管芯和密封剂上的再分布结构。处理器管芯通过再分布结构与存储器管芯通信连接。根据又一个实施例，存储器管芯可包括作为处理器管芯的缓存的存储器，并且存储器管芯可包括动态随机存取存储器(DRAM)。
【专利说明】封装件及封装件的形成方法
[0001]相关申请的交叉参考
[0002]本申请要求于2014年9月5日提交的名称为“Cache Applicat1n by Fan-OutPackage”的第62/046，718号美国临时专利申请的优先权，其全部内容结合于此作为参考。
技术领域
[0003]本发明一般地涉及半导体技术领域，更具体地涉及封装件及封装件的形成方法。
【背景技术】
[0004]在传统的处理器结构中，中央处理器单元(CPU)或加速处理器单元(APU)的缓存通常是在系统级芯片(SoC)器件中的嵌入式静态随机存取存储器(SRAM)，或通常是系统封装(SiP)器件的外部的SRAM芯片。SRAM结构在芯片面积方面是低效的，并且通常比其他的存储结构更加昂贵。诸如由于这种节点中很难制造的嵌入式SRAM，先进的技术节点(诸如，小于20nm节点，如16nm鳍型场效应晶体管(FinFET)节点等)不会提供用于SoC器件的嵌入式的SRAM。
【发明内容】
[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种封装件，包括:处理器管芯，通过密封剂至少横向密封；存储器管芯，通过所述密封剂至少横向密封；以及再分布结构，位于所述密封剂上，所述处理器管芯通过所述再分布结构与所述存储器管芯通信连接。
[0006]在该封装件中，所述存储器管芯包括动态随机存取存储器(DRAM)。
[0007]在该封装件中，所述存储器管芯是宽输入/输出管芯或宽输入/输出2管芯。
[0008]在该封装件中，所述存储器管芯是低功率双数据速率管芯。
[0009]在该封装件中，所述存储器管芯包括作为所述处理器管芯的缓存的存储器。
[0010]在该封装件中，所述处理器管芯具有所述处理器管芯的有源侧上的第一管芯连接件，并且所述存储器管芯具有所述存储器管芯的有源侧上的第二管芯连接件，所述第一管芯连接件的表面、所述第二管芯连接件的表面和所述密封剂的表面共平面，所述再分布结构位于所述共平面上，所述第一管芯连接件通过所述再分布结构与所述第二管芯连接件通信连接。
[0011]在该封装件中，所述存储器管芯具有所述存储器管芯的有源侧上的管芯连接件和伪连接件，所述存储器管芯通过所述再分布结构和所述管芯连接件与所述存储器管芯通信连接。
[0012]在该封装件中，所述存储器管芯在所述存储器管芯的有源侧上具有焊盘上的第一管芯连接件，所述存储器管芯还具有所述焊盘上的第二管芯连接件，所述第二管芯连接件远离所述第一管芯连接件，所述存储器管芯通过所述再分布结构和所述第一管芯连接件与所述存储器管芯通信连接。
[0013]根据本发明的另一方面，提供了一种封装件，包括:密封剂；第一管芯，嵌入所述密封剂中，所述第一管芯包括处理器集成电路，第一焊盘位于所述第一管芯的有源侧上，第一管芯连接件位于所述第一焊盘上；第二管芯，嵌入所述密封剂中，所述第二管芯包括存储器集成电路，第二焊盘位于所述第二管芯的有源侧上，第二管芯连接件位于所述第二焊盘上，所述第一管芯连接件的表面、所述第二管芯连接件的表面和所述密封剂的表面共平面； 以及再分布结构，位于所述共平面上，所述第一管芯通过所述第一管芯连接件、所述再分布结构和所述第二管芯连接件与所述第二管芯通信连接。
[0014]在该封装件中，所述存储器集成电路是所述处理器集成电路的缓存。
[0015]在该封装件中，所述存储器集成电路包括动态随机存取存储器(DRAM)。
[0016]在该封装件中，所述第二管芯还包括位于所述第二管芯的所述有源侧上的第三焊盘，位于所述第三焊盘上的第三管芯连接件，所述第三焊盘和所述第三管芯连接件电隔离。
[0017]在该封装件中，第三管芯连接件位于所述第二焊盘上，所述第三管芯连接件的尺寸大于所述第二管芯连接件的尺寸。
[0018]根据本发明的又一方面，提供了一种方法，包括:将第一管芯和第二管芯密封在密封剂中，所述第一管芯包括处理器，所述第二管芯包括存储器；以及在所述密封剂上形成再分布结构，所述再分布结构将所述第一管芯电连接至所述第二管芯。
[0019]该方法还包括:在所述第二管芯的有源侧上形成焊盘；在所述第二管芯的所述有源侧上形成钝化层，穿过所述钝化层的第一开口暴露所述焊盘的第一部分，穿过所述钝化层的第二开口暴露所述焊盘的第二部分，所述第二开口大于所述第一开口；以及在所述第二管芯上进行测试，所述测试包括通过所述第二开口接触所述焊盘。
[0020]该方法还包括通过所述第一开口在所述焊盘上形成第一管芯连接件并且通过所述第二开口在所述焊盘上形成第二管芯连接件，所述第二管芯通过所述第一管芯连接件电连接至所述第一管芯。
[0021]该方法还包括:在所述第二管芯的有源侧上形成第一焊盘和第二焊盘，所述第一焊盘电连接至所述第二管芯上的集成电路，所述第二焊盘不电连接至所述第二管芯上的集成电路；以及在所述第一焊盘上形成第一管芯连接件并且在所述第二焊盘上形成第二管芯连接件，所述第二管芯通过所述第一管芯连接件电连接至所述第一管芯。
[0022]该方法还包括:在所述第一管芯的有源侧上形成第一焊盘；在所述第一管芯的所述有源侧上形成第一钝化层，穿过所述第一钝化层的第一开口暴露所述第一焊盘；在所述第一焊盘上形成第一管芯连接件；在所述第一钝化层和所述第一管芯连接件上形成第一介电材料；在所述第二管芯的有源侧上形成第二焊盘；在所述第二管芯的所述有源侧上形成第二钝化层，穿过所述第二钝化层的第二开口暴露所述第二焊盘；在所述第二焊盘上形成第二管芯连接件；在所述第二钝化层和所述第二管芯连接件上形成第二介电材料；以及在密封所述第一管芯和所述第二管芯之后，平坦化所述密封剂、所述第一介电材料、所述第二介电材料、所述第一管芯连接件和所述第二管芯连接件以形成共平面，在所述共平面上形成所述再分布结构。
[0023]在该方法中，所述存储器是所述处理器的缓存。
[0024]在该方法中，所述存储器包括动态随机存取存储器(DRAM)。【附图说明】
[0025]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0026]图1示出了根据一些实施例的第一封装件。
[0027]图2A和图2B是根据一些实施例的图1的第一封装件的截面和具有覆盖的管芯间连接件的布局图。
[0028]图3示出了根据一些实施例的第二封装件。
[0029]图4A和图4B是根据一些实施例的图3的第二封装件的截面和具有覆盖的管芯间连接件的布局图。
[0030]图5示出了根据一些实施例的第三封装件。
[0031]图6是根据一些实施例的图5的第三封装件的截面和具有覆盖的管芯间连接件的布局图。
[0032]图7示出了根据一些实施例的第四封装件。
[0033]图8是根据一些实施例的图7的第四封装件的截面和具有覆盖的管芯间连接件的布局图。
[0034]图9至图15示出了根据一些实施例的在形成封装件的工艺期间的中间步骤的截面图。【具体实施方式】
[0035]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。 以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，也可以包括在第一部件和第二部件之间形成附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0036]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、 “在…上面”、“上部”以及类似的词等的空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
[0037]在具体的背景下讨论本文所讨论的实施例，即多输出(fan-out，又称扇出)或多输入(fan-1n，又称扇入)晶圆级封装件。更加具体地，一些实施例涉及在封装件中通过再分布结构互连的第一集成电路管芯和第二集成电路管芯。在一些实施例中以这种方式，第二集成电路管芯可为第一集成电路管芯提供诸如动态随机存取存储器(DRAM)的缓存，该动态随机存取存储器(DRAM)的缓存可以是诸如中央处理单元(CPU)或加速处理单元(APU) 的处理器。在本领域的普通技术人员阅读本公开内容时，其他的实施例预期对于其是显而易见的其他的应用，诸如不同的封装类型或不同的配置。应该强调的是，本文所讨论的实施例没有必要说明结构中存在的每一个组件或部件。例如，诸如当一个组件的讨论足以表达实施例的多个方面时，从附图中省略多个组件。而且，本文所讨论的方法实施例可被讨论为按照特定的顺序执行；然而，可以按照任何逻辑顺序执行其他的方法实施例。
[0038]图1示出了根据一些实施例的封装件。封装件包括通过密封剂50密封的第一集成电路管芯20和第二集成电路管芯22。根据一些实施例，第一集成电路管芯20包括诸如CPU、APU等的处理器的集成电路，并且第二集成电路22包括诸如DRAM等的存储器的集成电路。在该实例中，第二集成电路管芯22符合联合电子设备工程委员会(JEDEC)宽输入/输出(I/O)或宽I/O 2标准规范。
[0039]根据应用制造工艺处理第一集成电路管芯20和第二集成电路管芯22，以形成集成电路。例如，集成电路管芯20和集成电路管芯22中的每一个都包括体半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层，诸如在衬底上的掩埋氧化物(Β0Χ)、二氧化硅等。衬底的半导体材料可以是诸如硅、锗等的元素半导体，诸如硅锗、碳化硅、镓砷、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟的化合物材料，它们的组合等。可在半导体衬底中和/或上形成诸如晶体管、二极管、电容器、电阻器等的器件，并且可在半导体衬底上通过互连结构(诸如可通过在一个或多个介电层中的金属化图案形成的)来互连这些器件，以形成集成电路。
[0040]第一集成电路管芯20还包括诸如铝焊盘的焊盘24和焊盘26，从而构成到达第一集成电路管芯的外部的连接，并且第二集成电路管芯22还包括诸如铝焊盘的焊盘28，从而构成到达第二集成电路管芯的外部连接。焊盘24、26和28所在的一侧可作为相应的集成电路管芯20和22的有源侧。钝化膜30位于第一集成电路管芯20和部分焊盘24和26上，并且钝化膜32位于第二集成电路管芯22和部分焊盘28上。开口穿过钝化膜30和32到达相应的焊盘24、26和28。
[0041]诸如导电柱(例如包括诸如铜的金属)的管芯连接件34、36和38位于穿过钝化膜30和32的开口中，并且机械地连接和电连接至相应的焊盘24、26和28。管芯连接件34、36和38电连接第一集成电路管芯20和第二集成电路管芯22的相应的集成电路。为了清楚和简洁的目的，在第一集成电路管芯20和第二集成电路管芯22的每一个上示出数量减少的管芯连接件，本领域的普通技术人员将容易理解可存在多个管芯连接件。而且，为了更加清楚地表达多个概念，在示例中放大了管芯连接件的相关的尺寸和/或间距。结合图2A和2B讨论管芯连接件34、36和38的更多的具体细节。
[0042]介电材料40位于第一集成电路管芯20的有源侧上(诸如位于钝化膜30和管芯连接件34、36上)，并且介电材料42位于第二集成电路管芯22的有源侧上(诸如位于钝化膜32和管芯连接件38上)。介电材料40横向密封管芯连接件34和36，并且介电材料40与第一集成电路管芯20横向相连(coterminus)。类似地，介电材料42横向密封管芯连接件38，并且介电材料42与第二集成电路管芯22横向相连。介电材料40和42可以是诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物，诸如氮化硅等的氮化物，诸如二氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等的氧化物，类似物或它们的组合。
[0043]密封剂50横向密封第一集成电路管芯20和第二集成电路管芯22。密封剂50可以是模塑料、环氧树脂等。密封剂50的第一表面52与介电材料40、42和管芯连接件34、36、38的表面是共平面的。密封剂50的与第一表面52相对的第二表面54与第一集成电路管芯20和第二集成电路管芯22的背侧(诸如，与有源侧相对)的表面是共平面的。在其他实施例中，多个表面可以是不共平面的。如图所示，管芯贴装薄膜(DAF)56(可以是粘合膜)位于密封剂50的第二表面54、第一集成电路管芯20和第二集成电路管芯22的背侧的表面上。在一些实施例中，DAF 56被省略。
[0044]再分布结构60位于密封剂50的第一表面52上，并且位于介电材料40、42和管芯连接件34、36、38的表面上。再分布结构60包括第一介电层62、第二介电层72以及多种金属化图案和通孔。第一介电层62位于密封剂50的第一表面52上，并且位于介电材料40 和42的表面上。诸如通孔64和68的通孔穿过第一介电层62,并且直接连接至相应的管芯连接件34、36和38。金属化图案66位于第一介电层62上。第二介电层72位于金属化图案66和第一介电层62上。开口(未示出)穿过第二介电层72,并且在开口中形成金属化图案，从而在第二介电层72上形成接合焊盘74。第一介电层62和第二介电层72可以是诸如PB0、聚酰亚胺、BCB等的聚合物，诸如氮化硅的氮化物，诸如二氧化硅、PSG、BSG、BPSG等的氧化物。多种金属化图案、通孔和接合焊盘可包括诸如铜、钛、钨、铝、等的金属或它们的组合。再分布结构60可包括任何数量的介电层和金属化图案。外部电连接件76位于接合焊盘74上。外部电连接件76可包括诸如焊料的低温可回流材料，该材料可以不含铅或含铅。外部电连接件76可以是球栅阵列(BGA)。
[0045]金属化图案66中的通孔68和线70在再分布结构内形成的管芯间连接件。第一集成电路管芯20上的管芯连接件36直接连接至通孔68,该通孔68直接连接至线70。线 70直接连接至另一个通孔68,该通孔68直接连接至第二集成电路管芯22上的管芯连接件 38。因此，第一集成电路管芯20和第二集成电路管芯22诸如通过再分布结构60在封装件内通信连接，而不需要到达封装件的任何外部连接。作为实例示出图1所示的管芯间连接件，封装件的再分布结构内的管芯间连接件的其他的配置可以被使用。
[0046]图2A是根据一些实施例的密封剂50的第一表面52、介电材料40、42的表面、管芯连接件34、36、38的表面和具有覆盖的管芯间连接件的布局图。管芯连接件34通常被布置为第一集成电路管芯20上的阵列。管芯连接件34可在管芯连接件34的对应的相邻对之间具有第一间距P1 (诸如，在y方向上)和第二间距P2 (诸如，在x方向上)。管芯连接件34的第一间距P1和第二间距P2的每一个可介于约20 ym和约150 ym之间(诸如约 80 y m)。管芯连接件36通常布置在第一集成电路管芯20上的区域80a中，并且管芯连接件 38通常布置在第二集成电路管芯22上的区域80b中。第二集成电路管芯22上的区域80b 通常位于在第二集成电路管芯22上的中心位置。示出了介于区域80a和80b之间的线70， 以示出介于第一集成电路管芯20的管芯连接件36和第二集成电路管芯22的管芯连接件 38之间的管芯间连接件。通常作为图2B中的区域80更详细示出了区域80a和区域80b。 四个象限都位于区域80中，每一个象限都包括管芯连接件36/38 (第一集成电路管芯20的管芯连接件36和第二集成电路管芯22的管芯连接件38)的阵列。管芯连接件36/38可在区域80的象限内的管芯连接件36/38的对应的相邻对之间具有第一间距P3 (诸如，在y方向上)和第二间距P4 (诸如，在x方向上)。管芯连接件36/38的第一间距P3和第二间距 P4的每一个可介于约20 y m至约60 y m之间(诸如约40 y m)。第一间距P1大于第一间距 P3,并且第二间距P2大于第二间距P4。
[0047]图3示出了根据一些实施例的另一个封装件。图3的封装件通常类似于图1的封装件，因此，为了简洁的目的，这里没有讨论图3和图1所示的共同的部件。在该实例中，第二集成电路管芯22符合JEDEC双数据速率(DDR)或低功率DDR(LPDDR)标准规范。通过图3的封装件中的管芯连接件86和88来代替图1的封装件中的管芯连接件36和38。在图4A和图4B中示出这些管芯连接件86和88的附加的具体细节。
[0048]图4A是根据一些实施例的密封剂50的第一表面52、介电材料40和42的表面、管芯连接件34、86、88的表面和具有覆盖的管芯间连接件的布局图。管芯连接件34通常布置为如图2A所讨论的那样。管芯连接件86通常被布置在第一集成电路管芯20上的区域90中，并且管芯连接件88通常被布置在第二集成电路管芯22上的区域92中。通常沿着或位于紧接对应的第一集成电路管芯20和第二集成电路管芯22的相应的侧边的区域中定位区域90和92。示出了介于区域90和区域92之间的线70，以示出介于第一集成电路管芯20的管芯连接件86和第二集成电路管芯22的管芯连接件88之间的管芯间连接件。通常在图4B中更详细地示出了区域90和区域92的部分94。第一集成电路管芯20上的区域90中的管芯连接件86通常被布置为平行于第一集成电路管芯20的侧边的两列，诸如，区域90沿着I方向紧接第一集成电路管芯20的第一集成电路管芯20的侧边。管芯连接件86相对于垂直于第一集成电路管芯20的侧边的方向相互错开，诸如，区域90沿着X方向紧接第一集成电路管芯20的侧边。类似地，第二集成电路管芯22上的区域92中的管芯连接件88通常被布置为平行于第二集成电路管芯22的侧边的两列，区域92解决第二集成电路管芯22的侧边。管芯连接件88相对于垂直于第二集成电路管芯22的侧边的方向相互错开，区域92紧接第二集成电路管芯22的侧边。管芯连接件86和88可在第一集成电路管芯20和第二集成电路管芯22的相应一个上的管芯连接件86和88的对应的相邻对之间具有第一间距P5 (诸如，在y方向上)和第二间距P6 (诸如，在X方向上)。管芯连接件86和88的第一间距P5和第二间距P6的每一个可介于约40 μπι至约200 μπι(诸如80 μπι)。第一间距Pl大于第一间距Ρ5，并且第二间距Ρ2大于第二间距Ρ6。
[0049]图5示出了根据一些实施例的另一个封装件。图5的封装件通常类似于图3的封装件，因此，为了简洁的目的，这里没有讨论图5和图3所示共同的部件。第二集成电路管芯22还包括位于第二集成电路管芯22的有源侧上的伪焊盘100，诸如铝焊盘。钝化膜32位于部分伪焊盘100上。开口穿过钝化膜32到达伪焊盘100。诸如导电柱(例如，包括诸如铜的金属)的伪管芯连接件102位于穿过钝化膜32的开口中，并且机械地连接至伪焊盘100。伪管芯连接件102和伪焊盘100可不电连接至其他器件或导电部件。为了清楚和简洁的目的，在第二集成电路管芯22上示出数量减少的伪管芯连接件102，并且本领域的普通技术人员将容易理解可存在更多的伪管芯连接件。而且，为了更加清楚地表达多个概念，可在示图中扩大伪管芯连接件的相关尺寸和/或间距。参考图6讨论伪管芯连接件102的更多的具体细节。
[0050]图6是根据一些实施例的密封剂50的第一表面52、介电材料40和42的表面、管芯连接件34、86、88的表面、伪管芯连接件102的表面和具有覆盖的管芯间连接件的布局图。图6的布局图通常与图4Α(具有图4Β中所示的附加的具体细节)的布局图相同。伪管芯连接件102通常被布置为第二集成电路管芯22上的位于区域92外部的阵列。可使用任何数量的伪管芯连接件102，并且伪管芯连接件102可以是具有任何尺寸的任何配置。伪管芯连接件102可增加一些用于形成封装件的工艺(诸如在光刻、溅射和/或蚀刻工艺期间)的处理统一性，随后对其进行讨论。尽管在图3、图4A和图4B所讨论的区域90和区域 92的背景下讨论图5和图6,但是本领域的普通技术人员容易理解，伪管芯连接件102和伪焊盘100可包含在图1、图2A和图2B的封装件中。
[0051]图7示出了根据一些实施例的另一个封装件。图7的封装件通常类似于图3的封装件，因此，为了简洁的目的，没有讨论图7和图3所示的共同的部件。通过第二集成电路管芯22上的诸如铝焊盘的焊盘120来代替第二集成电路管芯22上的焊盘28。每一个焊盘120都可以是细长的焊盘，并且可包括两个焊盘与连接这两个焊盘的线等。钝化膜32位于部分焊盘120上。开口穿过钝化膜32到达焊盘120。两个开口可穿过钝化膜32到达每一个焊盘120。管芯连接件88和诸如导电柱(例如，包括诸如铜的金属)的探针管芯连接件122位于穿过钝化膜32的开口中，并且电连接或机械连接至焊盘120。对于每一个焊盘 120, 一个管芯连接件88可位于到达焊盘120的一个开口中，并且一个探针管芯连接件122 可位于到达焊盘120的另一个开口中。为了清楚和简洁的目的，在第二集成电路管芯22上示出数量减少的探针管芯连接件122,并且本领域的普通技术人员将容易理解可存在更多的探针管芯连接件。而且，为了更加清楚地表达多个概念，可在示图中扩大探针管芯连接件的相关尺寸和/或间距。参考图8讨论探针管芯连接件122的更多具体细节。
[0052]图8是根据一些实施例的密封剂50的第一表面52、介电材料40和42的表面、管芯连接件34、86和88的表面、探针管芯连接件122的表面和具有覆盖的管芯间连接件的布局图。图8的布局图通常与图4A(具有在图4B中所示的附加的具体细节)的布局图相同。 探针管芯连接件122通常被布置为沿着或平行于第二集成电路管芯22上的区域92。可使用任何数量的探针管芯连接件122,并且探针管芯连接件122可以是具有任何尺寸的任何配置。诸如线的焊盘120示出为电连接区域92中的管芯连接件88的对应一个和探针管芯连接件122的对应一个。探针管芯连接件122和/或下面的连接至探针管芯连接件122的部分焊盘120被用于协助管芯测试。探针管芯连接件122和/或下面的部分焊盘120的尺寸和间距通常大于区域92中的管芯连接件88的尺寸和间距。因此，探测探针管芯连接件 122和/或下面的部分焊盘120可比探测管芯连接件88和/或焊盘28更容易。尽管在图 3、图4A和图4B所讨论的区域90和区域92的背景下讨论图7和图8,但是本领域的普通技术人员应该容易理解，焊盘120和探针管芯连接件122可包含在图1、图2A和图2B的封装件中，而且伪焊盘和/或伪管芯连接件可进一步地包含在另一个封装件中。
[0053]图9至图15示出了根据一些实施例在形成封装件的工艺期间的中间步骤的截面图。图9至图11是在第二集成电路管芯22的工艺期间的截面图，本领域的普通技术人员应该容易理解，第一集成电路管芯20进行类似的处理。
[0054]在图9中，焊盘形成在第二集成电路管芯22上。在图9中的处理之前，可通过其他的后道工序(BE0L)工艺处理第二集成电路管芯22。例如，在第二集成电路管芯22的半导体衬底上形成多个金属化层，多个金属化层可互连形成在半导体衬底上和/或上面的多个器件，以形成集成电路。焊盘可形成在覆盖顶部金属化层的介电层上，并且可连接至顶部金属化层中的金属化图案。在图9至图15的实施例中描绘图7和图8的焊盘120。在其他实施例中，可形成其他附图的焊盘28、100、和/或120。焊盘可通过以下工艺形成:通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)等的可接受的沉积工艺在衬底上沉积导电材料，诸如，如同铝、铜、金属合金等的金属。例如，可使用可接受的光刻和蚀刻工艺将导电材料图案化为焊盘。
[0055]随后，在焊盘120和衬底上方形成钝化膜32。钝化膜32可以是通过CVD等沉积的诸如氮化硅、二氧化硅等的介电层。例如，使用可接受的光刻和蚀刻工艺穿过钝化膜32形成暴露焊盘120的开口。
[0056]然后，如图9所示，对第二集成电路管芯22进行芯片测试。测试可包括将探针128应用于第二集成电路管芯22上的一个或多个焊盘120，并且从探针128施加通过焊盘120的信号，以测试第二集成电路管芯22中的多个组件。在使用焊盘120的实施例中，如图所示，探针128可穿过钝化膜32中的对应于探针管芯连接件122的位置的开口接触焊盘120。在其他的实施例中，探针128可穿过钝化膜32中的对应于管芯连接件38或88的位置的开口接触焊盘。在又一实施例中，可省略测试。
[0057]在图10中，在焊盘上的穿过钝化膜32的开口中形成管芯连接件。尽管在图9至图15的实施例中描绘了图7和图8的管芯连接件88和探针管芯连接件122，但是管芯连接件可以是其他附图的管芯连接件38、88、102和/或122中的任意一种。作为形成管芯连接件88和122的实例，在钝化膜32上方和在穿过钝化膜32的开口中以及沿着穿过钝化膜32的开口的表面形成种子层(未示出)。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料所形成的多个子层的复合层。在一些实施例中，种子层包括钛层和钛层上方的铜层。可使用诸如PVD等形成种子层。然后在种子层上形成并图案化光刻胶。可通过旋涂等形成光刻胶并且光刻胶可被暴露于光以进行图案化。光刻胶的图案对应于管芯连接件88和122。图案化形成开口，该开口穿过光刻胶以暴露种子层。在光刻胶的开口中形成导电材料，并且在种子层的暴露部分上形成导电材料。通过诸如电镀或化学镀等的工艺形成导电材料。导电材料可包括诸如铜、钛、钨、铝等的金属。然后光刻胶和在其上没有形成导电材料的部分种子层被去除。通过可接受的灰化或剥离工艺(诸如使用氧等离子等)去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀亥Ij)去除种子层的暴露部分。种子层的剩余部分和导电材料形成管芯连接件88和122。
[0058]在图11中，介电材料42形成在管芯连接件88和122上以及钝化膜32上。介电材料42的厚度足够覆盖管芯连接件88和122的暴露的表面。介电材料42可以是通过诸如旋涂、层压等的任何可接受的沉积工艺所形成ΡΒ0、聚酰亚胺、BCB等。本领域的普通技术人员将理解直到并包括图11的处理可在单个衬底(诸如晶圆)上的多个第二集成电路管芯上同时发生。在形成介电材料42之后，诸如可以通过切割或锯切来分离第二集成电路管芯22。
[0059]在图12中，第一集成电路管芯20和第二集成电路管芯22附接至载体衬底130。载体衬底130可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底130可以是晶圆。脱模层132位于载体衬底130上，并且DAF 56位于脱模层132上。脱模层132可由聚合物基材料形成，可从在随后的步骤中形成的覆盖结构去除该脱模层132以及载体衬底130。在一些实施例中，脱模层132是基于环氧树脂的热脱模材料(诸如光热转换(LTHC)脱模涂层)，在脱模层132在加热时会失去粘附性。在其他的实施例中，脱模层132可以是紫外线(UV)胶，该脱模层在暴露于紫外光时会失去粘附性。脱模层132可作为液体进行分配并被固化，可以是层压在载体衬底130上的层压膜，或类似物。DAF 56可以是应用到脱模层上的黏合剂，将第一集成电路管芯20和第二集成电路管芯22粘附到载体衬底130。
[0060]在图13中，应用密封剂50,以密封第一集成电路管芯20和第二集成电路管芯22。 密封剂50可以是模塑料、环氧树脂等，并且可通过压缩模塑法、传递模塑法等应用该密封剂。在固化之后，可对密封剂50进行研磨工艺，以暴露管芯连接件34、86、88和122。在研磨工艺之后，管芯连接件34、86、88和122的顶面，介电材料40和42的顶面，和密封剂50 的顶面共平面。在一些实施例中，诸如，在密封工艺之后，如果已经暴露管芯连接件34、86、 88和122,则可省略研磨。
[0061]在图14中，形成再分布结构60和外部电连接件76。再分布结构60可包括任何数量的介电层、金属化图案和通孔。如图所示，再分布结构60包括第一介电层62、第二介电层 72、金属化图案66和多个通孔。
[0062]第一介电层62形成在密封剂50、介电材料40和42、管芯连接件34、86、88和122 上。在一些实施例中，第一介电层62由聚合物形成，聚合物可以是诸如PB0、聚酰亚胺、BCB 等的光敏材料，使用光刻掩模可容易地对该第一介电层进行图案化。在其他的实施例中，第一介电层62由氮化物(诸如氮化硅)、氧化物(诸如二氧化硅、PSG、BSG、BPSG)等形成。可通过旋涂、层压、CVD等或它们的组合来形成第一介电层62。然后图案化第一介电层62以形成开口，从而暴露管芯连接件34、86和88的一部分。通过可接受的工艺(诸如当介电层是光敏材料时通过将第一介电层62暴露于光下，或通过使用诸如各向异性蚀刻的蚀刻)进行图案化。
[0063]首先在第一介电层62上形成具有通孔的金属化图案66。作为形成金属化图案66 的实例，在第一介电层62上方形成种子层(未示出)。在一些实施例中，种子层是金属层， 该种子层可以是单层或包括由不同材料所形成的多个子层的复合层。在一些实施例中，种子层包括钛层和钛层上方的铜层。可使用诸如PVD等形成种子层。然后在种子层上形成并图案化光刻胶。可通过旋涂等形成光刻胶并且光刻胶可暴露于光下以进行图案化。光刻胶的图案对应于金属化图案66和通孔。图案化形成开口，该开口穿过光刻胶以暴露种子层。 在光刻胶的开口中以及种子层的暴露部分上形成导电材料。通过诸如电镀或化学镀等的镀工艺形成导电材料。导电材料可包括诸如铜、钛、钨、铝等的金属。然后去除光刻胶和在其上没有形成导电材料的部分种子层。通过可接受的灰化或剥离工艺(诸如使用氧等离子等) 去除光刻胶。一旦光刻胶被去除，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除种子层的暴露部分。种子层的剩余部分和导电材料形成金属化图案66和穿过第一介电层62的通孔。通孔包括直接将金属化图案66连接至管芯连接件34的通孔64和直接将管芯连接件86和88连接至金属化图案66的线70的通孔68。
[0064]在金属化图案66和第一介电层62上形成第二介电层72。在一些实施例中，第二介电层72由聚合物形成，其可以是诸如PB0、聚酰亚胺、BCB等的光敏材料，使用光刻掩模可容易地图案化该第二介电层。在其他的实施例中，第二介电层72由诸如氮化硅的氮化物、 诸如二氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合来形成第二介电层72。然后图案化第二介电层72以形成开口，从而暴露金属化图案66的一部分。通过可接受的工艺(诸如当介电层是光敏材料时通过将第二介电层72暴露于光下， 或通过使用诸如各向异性蚀刻的蚀刻)进行图案化。
[0065]通过重复形成金属化图案和介电层的工艺可在再分布结构60中形成一个或多个附加的金属化图案和介电层。通过形成种子层和在第二介电层的开口中形成金属化图案的导电材料可在金属化图案形成期间形成通孔。因此，通孔可互连并且电连接多种金属化图案。
[0066] 在再分布结构60的外表面上形成接合焊盘74。在所示的实施例中，接合焊盘74 包括穿过第二介电层72的开口的通孔(未示出)。作为形成接合焊盘74的实例，在第二介电层72上方形成种子层(未示出)。在一些实施例中，种子层是金属层，其可以是单层或包括由不同材料所形成的多个子层的复合层。在一些实施例中，种子层包括钛层和钛层上方的铜层。可使用诸如PVD等形成种子层。然后在种子层上形成并图案化光刻胶。可通过旋涂等形成光刻胶并且光刻胶可暴露于光下以进行图案化。光刻胶的图案对应于接合焊盘 74。图案化形成开口，该开口穿过光刻胶以暴露种子层。在光刻胶的开口中以及种子层的暴露部分上形成导电材料。通过诸如电镀或化学镀等的镀工艺形成导电材料。导电材料可包括诸如铜、钛、钨、铝等的金属。然后光刻胶和在其上没有形成导电材料的部分种子层被去除。通过可接受的灰化或剥离工艺(诸如使用氧等离子等)去除光刻胶。一旦光刻胶被去除，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)来去除种子层的暴露部分。种子层的剩余部分和导电材料形成接合焊盘74,种子层的剩余部分和导电材料可包括线和通孔，线和通孔将接合焊盘74电连接至金属化图案66。在第二介电层72的开口中形成通孔。
[0067]在焊盘74上形成外部电连接件76。外部电连接件76可包括诸如焊料的低温可回流材料，该低温可回流材料可以不含铅或含铅。通过使用适当的落球工艺形成外部电连接件76。在省略焊盘74的其他实施例中，外部电连接件通过第二介电层72中的多个开口直接形成在金属化图案66上。
[0068]本领域的普通技术人员将容易理解，可在如上所述的载体衬底130 (其是晶圆)上执行图14的处理，因此，可在单个载体衬底130上形成多个封装结构。图15示出了分离的封装件。在分离之前，载体衬底130与封装结构剥离(或分离)。根据一些实施例，剥离工艺包括在脱模层132上投射诸如激光或UV光的光，使得脱模层132在光加热的情况下分解并且去除载体衬底130。执行清洗和/或研磨工艺，以去除脱模层132和/或DAF 56的残余部分。然后，翻转封装结构并放置在胶带140上。例如，通过用锯142在封转件之间锯切来分离封装件。
[0069]实施例可以实现优点。在一些实施例中，存储器可从处理器管芯被去除，并且仍然紧邻处理器管芯。如在以上的实施例中讨论的，第一集成电路管芯20可以是CPU或APU，并且第二集成电路管芯22可以是DRAM。如在实例中所示出的，CPU/APU可通过封装件的再分布结构与DRAM通信连接而不需要到达封装件的任何外部连接。如上所讨论的封装件可允许DRAM作为CPU/APU的缓存。而且，使用DRAM可比诸如静态随机存取存储器(SRAM)的其他的存储器具有更大面积效率，该DRAM可被用作缓存。DRAM也可具有高带宽，诸如JEDEC 宽I/O或宽I/O 2标准的51千兆字节/秒(GB/s)或JEDEC LPDDR4标准的25.6千兆字节 /秒(GB/s)。这些优点可进一步帮助处理器产品商品化。
[0070]实施例是封装件。封装件包括被密封剂至少横向密封的处理器管芯、被密封剂至少横向密封的存储器管芯和密封剂上的再分布结构。处理器管芯通过再分布结构与存储器管芯通信连接。
[0071]另一个实施例是封装件。封装件包括密封剂、嵌入密封剂的第一管芯和嵌入密封剂的第二管芯。第一管芯包括处理器集成电路。第一焊盘位于第一管芯的有源侧上，并且第一管芯连接件位于第一焊盘上。第二管芯包括存储器集成电路。第二焊盘位于第二管芯的有源侧上，并且第二管芯连接件位于第二焊盘上。第一管芯连接件的表面、第二管芯连接件的表面和密封剂的表面共平面。封装件还包括在共平面上的再分布结构。第一管芯通过第一管芯连接件、再分布结构和第二管芯连接件与第二管芯通信连接。
[0072]又一实施例是方法。方法包括将第一管芯和第二管芯密封在密封剂中，并且在密封剂上形成再分布结构。第一管芯包括处理器，并且第二管芯包括存储器。再分布结构将第一管芯电连接至第二管芯。
[0073]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种封装件，包括: 处理器管芯，通过密封剂至少横向密封； 存储器管芯，通过所述密封剂至少横向密封；以及 再分布结构，位于所述密封剂上，所述处理器管芯通过所述再分布结构与所述存储器管芯通信连接。2.根据权利要求1所述的封装件，其中，所述存储器管芯包括动态随机存取存储器(DRAM) ο3.根据权利要求2所述的封装件，其中，所述存储器管芯是宽输入/输出管芯或宽输入/输出2管芯。4.根据权利要求2所述的封装件，其中，所述存储器管芯是低功率双数据速率管芯。5.根据权利要求1所述的封装件，其中，所述存储器管芯包括作为所述处理器管芯的缓存的存储器。6.根据权利要求1所述的封装件，其中，所述处理器管芯具有所述处理器管芯的有源侧上的第一管芯连接件，并且所述存储器管芯具有所述存储器管芯的有源侧上的第二管芯连接件，所述第一管芯连接件的表面、所述第二管芯连接件的表面和所述密封剂的表面共平面，所述再分布结构位于所述共平面上，所述第一管芯连接件通过所述再分布结构与所述第二管芯连接件通信连接。7.根据权利要求1所述的封装件，其中，所述存储器管芯具有所述存储器管芯的有源侧上的管芯连接件和伪连接件，所述存储器管芯通过所述再分布结构和所述管芯连接件与所述存储器管芯通信连接。8.根据权利要求1所述的封装件，其中，所述存储器管芯在所述存储器管芯的有源侧上具有焊盘上的第一管芯连接件，所述存储器管芯还具有所述焊盘上的第二管芯连接件，所述第二管芯连接件远离所述第一管芯连接件，所述存储器管芯通过所述再分布结构和所述第一管芯连接件与所述存储器管芯通信连接。9.一种封装件，包括: 密封剂； 第一管芯，嵌入所述密封剂中，所述第一管芯包括处理器集成电路，第一焊盘位于所述第一管芯的有源侧上，第一管芯连接件位于所述第一焊盘上； 第二管芯，嵌入所述密封剂中，所述第二管芯包括存储器集成电路，第二焊盘位于所述第二管芯的有源侧上，第二管芯连接件位于所述第二焊盘上，所述第一管芯连接件的表面、所述第二管芯连接件的表面和所述密封剂的表面共平面；以及 再分布结构，位于所述共平面上，所述第一管芯通过所述第一管芯连接件、所述再分布结构和所述第二管芯连接件与所述第二管芯通信连接。10.一种方法，包括: 将第一管芯和第二管芯密封在密封剂中，所述第一管芯包括处理器，所述第二管芯包括存储器；以及 在所述密封剂上形成再分布结构，所述再分布结构将所述第一管芯电连接至所述第二管芯。
【文档编号】H01L23/488GK106033751SQ201510114778
【公开日】2016年10月19日
【申请日】2015年3月16日
【发明人】余振华, 叶德强, 苏安治
【申请人】台湾积体电路制造股份有限公司