高压esd保护电路的制作方法
【专利摘要】本发明提供一种高压ESD保护电路，用于泄放由IO PAD流入的ESD电流，其至少包括：位于电源电压和所述IO PAD之间的GDPMOS泄放单元；位于所述IO PAD和地之间的与所述GDPMOS泄放单元连接的辅助泄放单元，以及与所述辅助泄放单元连接的GGNMOS泄放单元；其中，所述辅助泄放单元用以提供所述GGNMOS泄放单元的辅助泄放路径。本发明的辅助泄放单元能够提供所述GGNMOS泄放单元的辅助泄放路径，改善了ESD能力；利用针对高压工艺的堆叠结构，一方面可以提高电路的ESD能力，另一方面可以提高整个高压ESD保护电路的触发电压和抗噪声能力，从而避免了噪声造成整个高压ESD保护电路的误动作。
【专利说明】
局压ESD保护电路
技术领域
[0001]本发明涉及ESD技术领域，特别是涉及一种高压ESD保护电路。
【背景技术】
[0002]ESD(Electro-Static discharge，静电放电)现象对集成电路的可靠性造成了巨大威胁，利用片内半导体器件形成保护电路是提高ESD保护的重要手段。现行的ESD保护电路通常设置在集成电路中与主电路的1 PAD(输入输出焊盘)以及电源电压输入端口处。
[0003]在高压工艺中，常见的ESD保护电路如图1所示，其中，由于第一高压NMOS管HVNMOSI本身缺陷的限制，其ESD能力低于第一高压PMOS管HVPM0S1，是ESD保护电路中的一块短板，导致整个ESD保护电路的ESD能力较差，且这种情况在高压工艺中比较突出。
[0004]另外，这种导致整个ESD保护电路的ESD能力较差的情况，将造成ESD保护电路的触发电压Vtrig(也就是1 PAD处的电压)也较低。对于高压电路，如果触发电压较低，将可能造成电路漏电现象，带来极大的安全隐患。
[0005]另外，在高压工艺中，许多应用对ESD保护电路的抗噪声能力有一定的要求。若触发电压较低，在噪声达到一定大小时，将可能造成ESD保护电路的误动作。
[0006]因此，怎样改善ESD保护电路的ESD能力，并提高触发电压和抗噪声能力，是本发明亟待解决的问题。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高压ESD保护电路，用于解决现有技术中ESD保护电路的ESD能力较差，1 PAD处的触发电压较低，以及ESD保护电路的抗噪声能力较差，可能造成误动作的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种高压ESD保护电路，用于泄放由1 PAD流入的ESD电流，其中，所述高压ESD保护电路至少包括:
[0009]位于电源电压和所述1 PAD之间的⑶PMOS泄放单元；
[0010]位于所述1 PAD和地之间的与所述⑶PMOS泄放单元连接的辅助泄放单元，以及与所述辅助泄放单元连接的GGNMOS泄放单元；
[0011]其中，所述辅助泄放单元用以提供所述GGNMOS泄放单元的辅助泄放路径。
[0012]优选地，所述GGNMOS泄放单元至少包括第一高压NMOS晶体管，所述辅助泄放单元至少包括第二高压NMOS晶体管，所述第一高压NMOS晶体管与所述第二高压NMOS晶体管串联形成堆叠结构。
[0013]优选地，所述辅助泄放单元还包括寄生栅源电容；其中，所述寄生栅源电容的上极板与所述第二高压NMOS晶体管的栅极连接，所述寄生栅源电容的下极板与所述第二高压NMOS晶体管的源极和所述第一高压NMOS晶体管的漏极连接。
[0014]优选地，所述第二高压NMOS晶体管适于通过所述寄生栅源电容形成自偏置并导通，以在所述堆叠结构中作为等效电阻，使所述1 PAD处的触发电压增加。
[0015]优选地，所述辅助泄放单元还包括第一寄生三极管，第一寄生电阻，第二寄生三极管和第二寄生电阻；其中，所述第二高压NMOS晶体管的漏极与所述第一寄生三极管和所述第二寄生三极管的集电极连接，所述第一寄生三极管的发射极与所述第二高压NMOS晶体管的源极连接，所述第一寄生三极管的基极与所述第一寄生电阻的一端连接，所述第一寄生电阻的另一端与所述第二高压NMOS晶体管的源极连接，所述第二寄生三极管的发射极接地，所述第二寄生三极管的基极与所述第二寄生电阻的一端连接，所述第二寄生电阻的另一端接地。
[0016]优选地，所述GGNMOS泄放单元还包括第三寄生三极管和第三寄生电阻；其中，所述第一高压NMOS晶体管的漏极与所述第三寄生三极管的集电极连接，所述第三寄生三极管的发射极与所述第一高压NMOS晶体管的源极连接，所述第三寄生三极管的基极与所述第三寄生电阻的一端连接，所述第三寄生电阻的另一端接地。
[0017]优选地，所述GGNMOS泄放单元还包括GGNMOS泄放电阻；其中，所述第一高压NMOS晶体管的栅极与所述GGNMOS泄放电阻的一端连接，所述GGNMOS泄放电阻的另一端与所述第一高压NMOS晶体管的源极共同接地。
[0018]优选地，所述⑶PMOS泄放单元至少包括第一高压PMOS晶体管和⑶PMOS泄放电阻；其中，所述第一高压PMOS晶体管的栅极与所述GDPMOS泄放电阻的一端连接，所述GDPMOS泄放电阻的另一端和所述第一高压PMOS晶体管的源极分别与所述电源电压连接，所述第一高压PMOS晶体管的漏极与所述第二高压NMOS晶体管的漏极连接。
[0019]如上所述，本发明的高压ESD保护电路，具有以下有益效果:本发明的辅助泄放单元能够提供所述GGNMOS泄放单元的辅助泄放路径，改善了 ESD能力；利用针对高压工艺的堆置结构，一方面可以提尚电路的ESD能力，另一方面可以提尚整个尚压ESD保护电路的触发电压和抗噪声能力，从而避免了噪声造成整个高压ESD保护电路的误动作。
【附图说明】
[0020]图1显示为本发明现有技术中的ESD保护电路示意图。
[0021]图2显不为本发明个实施例的尚压ESD保护电路不意图。
[0022]图3显示为本发明一个实施例的高压ESD保护电路的等效示意图。
[0023]图4显示为本发明一个实施例的高压ESD保护电路中寄生效应示意图。
[0024]元件标号说明
[0025]10⑶PMOS泄放单元
[0026]20辅助泄放单元
[0027]30GGNMOS 泄放单元
[0028]VDD电源电压
[0029]11PAD (输入输出焊盘)
[0030]GND地
[0031]Vtrig触发电压
[0032]HVPMOSI第一高压PMOS晶体管
[0033]HVNMOSI第一高压NMOS晶体管
[0034]HVNM0S2第二高压NMOS晶体管
[0035]RPl⑶PMOS泄放电阻
[0036]RNlGGNMOS 泄放电阻
[0037]Cgs寄生栅源电容Cgs
[0038]NPNl第一寄生三极管
[0039]NPN2第二寄生三极管
[0040]NPN3第三寄生三极管
[0041]RESl第一寄生电阻
[0042]RES2第二寄生电阻
[0043]RES3第三寄生电阻
[0044]Req_HVNM0S2等效电阻
【具体实施方式】
[0045]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0046]作为本发明的一个实施例，本实施例涉及一种高压ESD保护电路，用于泄放由1PAD流入的ESD电流，请参阅图2?图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0047]如图2所示，本实施例的高压ESD保护电路至少包括:位于电源电压VDD和1 PAD之间的⑶PMOS泄放单元10 ;位于1 PAD和地GND之间的与⑶PMOS泄放单元10连接的辅助泄放单元20，以及与辅助泄放单元20连接的GGNMOS泄放单元30 ;其中，辅助泄放单元20用以提供GGNMOS泄放单元30的辅助泄放路径。
[0048]本实施例在现有技术的技术上，增加了一个辅助泄放单元20，能够弥补第一高压NMOS晶体管HVNM0S1由于本身缺陷造成的较差的ESD能力，为整个高压ESD保护电路提供了另外的ESD电流泄放路径，从而增强了整个高压ESD保护电路的ESD能力。
[0049]请继续参阅图2，在本实施例中，GGNMOS泄放单元30是指具有栅极接地GND的NMOS的泄放单元，能够泄放部分ESD电流。本实施例的GGNMOS泄放单元30至少包括第一高压NMOS晶体管HVNMOSI，辅助泄放单元20至少包括第二高压NMOS晶体管HVNM0S2，第一高压NMOS晶体管HVNM0S1与第二高压NMOS晶体管HVNM0S2串联形成堆叠结构。
[0050]并且，请参阅图4，辅助泄放单元20还包括寄生栅源电容Cgs。其中，寄生栅源电容Cgs的上极板与第二高压NMOS晶体管HVNM0S2的栅极连接，寄生栅源电容Cgs的下极板与第二高压NMOS晶体管的源极HVNM0S2和第一高压NMOS晶体管HVNM0S1的漏极连接。[0051 ] 并且，请参阅图3，第二高压NMOS晶体管HVNM0S2适于通过寄生栅源电容Cgs形成自偏置(self-bias)并导通，以在堆叠结构中作为等效电阻Req_HVNM0S2，使1 PAD处的触发电压Vtrig增加。
[0052]也就是说，该寄生栅源电容Cgs实际上就是第二高压NMOS晶体管HVNM0S2自身的栅源电容，本实施例中的第二高压NMOS晶体管HVNM0S2通过其自身的栅源电容形成自偏。第二高压NMOS晶体导通之后，相当于在第一高压NMOS晶体的漏极处串联了一个等效电阻Req_HVNM0S2 (如图3所示)，该等效电阻Req_HVNM0S2的增加使得1 PAD处的触发电压VtrigVtrig 增加了 delta_V，delta_V 计算公式如下:
[0053]delta_V = Itrig*Req_HVNM0S2 ；
[0054]其中，Itrig为整个高压ESD保护电路的触发电流。
[0055]因此，由于堆叠结构中增加了等效电阻Req_HVNM0S2，相应的，原有的1 PAD处的触发电压Vtrig也得到了提高，从而使得整个高压ESD保护电路的抗噪声能力也得到了提高，避免了噪声造成整个高压ESD保护电路的误动作。
[0056]当然，在其他的实施例中，辅助泄放单元20也可以采用其他能够形成等效电阻的元器件，并不局限于上述的第二高压NMOS晶体管HVNM0S2，只要能起到相同的技术效果即可。
[0057]请继续参阅图4，辅助泄放单元20还包括第一寄生三极管NPNl，第一寄生电阻RESl，第二寄生三极管NPN2和第二寄生电阻RES2。其中，第二高压NMOS晶体管HVNM0S2的漏极与第一寄生三极管NPNl和第二寄生三极管NPN2的集电极连接，第一寄生三极管NPNl的发射极与第二高压NMOS晶体管HVNM0S2的源极连接，第一寄生三极管NPNl的基极与第一寄生电阻RESl的一端连接，第一寄生电阻RESl的另一端与第二高压NMOS晶体管HVNM0S2的源极连接，第二寄生三极管NPN2的发射极接地GND，第二寄生三极管NPN2的基极与第二寄生电阻RES2的一端连接，第二寄生电阻RES2的另一端接地GND。
[0058]请继续参阅图4，GGNMOS泄放单元30还包括第三寄生三极管NPN3和第三寄生电阻RES3。其中，第一高压NMOS晶体管HVNM0S1的漏极与第三寄生三极管NPN3的集电极连接，第三寄生三极管NPN3的发射极与第一高压NMOS晶体管HVNM0S1的源极连接，第三寄生三极管NPN3的基极与第三寄生电阻RES3的一端连接，第三寄生电阻RES3的另一端接地GND0
[0059]通过本实施例中的堆叠结构的寄生效应可以看出，第二寄生三极管NPN2提供了另外的ESD电流泄放路径，将从第二寄生三极管NPN2的集电极流入的ESD电流从第二寄生三极管NPN2的发射极泄放到地GND，使得堆叠结构能够有效提高整个高压ESD保护电路的ESD能力。同时，第二寄生三极管NPN2也有助于使得第一高压NMOS晶体管HVNM0S1内电流分布更加均匀，改善了第一高压NMOS晶体管HVNM0S1本身的缺陷，提高了第一高压NMOS晶体管HVNMOSI的ESD能力，进一步提高了整个高压ESD保护电路的ESD能力。
[0060]请继续参阅图2?图4，本实施例中的GGNMOS泄放单元30还包括GGNMOS泄放电阻RNl。其中，第一高压NMOS晶体管HVNM0S1的栅极与GGNMOS泄放电阻RNl的一端连接，GGNMOS泄放电阻RNl的另一端与第一高压NMOS晶体管HVNM0S1的源极共同接地GND。
[0061 ] 在本实施例中，⑶PMOS泄放单元10是指具有栅极接电源电压VDD的PMOS的泄放单元，能够泄放另一部分ESD电流。请继续参阅图2?图4，本实施例中的⑶PMOS泄放单元10至少包括第一高压PMOS晶体管HVPM0S1和⑶PMOS泄放电阻RPl。其中，第一高压PMOS晶体管HVPM0S1的栅极与⑶PMOS泄放电阻RPl的一端连接，⑶PMOS泄放电阻RPl的另一端和第一高压PMOS晶体管HVPM0S1的源极分别与电源电压VDD连接，第一高压PMOS晶体管HVPM0S1的漏极与第二高压NMOS晶体管HVNM0S2的漏极连接。
[0062]本实施例基于0.5 μπι 5V/15V工艺，通过电路的设计和改进实现了 ESD能力的提高，无需工艺改动，因此成本较低，可行性较高。
[0063]综上所述，本发明的高压ESD保护电路，具有以下有益效果:本发明的辅助泄放单元能够提供所述GGNMOS泄放单元的辅助泄放路径，改善了 ESD能力；利用针对高压工艺的堆置结构，一方面可以提尚电路的ESD能力，另一方面可以提尚整个尚压ESD保护电路的触发电压和抗噪声能力，从而避免了噪声造成整个高压ESD保护电路的误动作。
[0064]所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0065]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种高压ESD保护电路，用于泄放由1 PAD流入的ESD电流，其特征在于，所述高压ESD保护电路至少包括: 位于电源电压和所述1 PAD之间的GDPMOS泄放单元； 位于所述1 PAD和地之间的与所述GDPMOS泄放单元连接的辅助泄放单元，以及与所述辅助泄放单元连接的GGNMOS泄放单元； 其中，所述辅助泄放单元用以提供所述GGNMOS泄放单元的辅助泄放路径。2.根据权利要求1所述的高压ESD保护电路，其特征在于，所述GGNMOS泄放单元至少包括第一高压NMOS晶体管，所述辅助泄放单元至少包括第二高压NMOS晶体管，所述第一高压NMOS晶体管与所述第二高压NMOS晶体管串联形成堆叠结构。3.根据权利要求2所述的高压ESD保护电路，其特征在于，所述辅助泄放单元还包括寄生栅源电容；其中，所述寄生栅源电容的上极板与所述第二高压NMOS晶体管的栅极连接，所述寄生栅源电容的下极板与所述第二高压NMOS晶体管的源极和所述第一高压NMOS晶体管的漏极连接。4.根据权利要求3所述的高压ESD保护电路，其特征在于，所述第二高压NMOS晶体管适于通过所述寄生栅源电容形成自偏置并导通，以在所述堆叠结构中作为等效电阻，使所述1 PAD处的触发电压增加。5.根据权利要求2所述的高压ESD保护电路，其特征在于，所述辅助泄放单元还包括第一寄生三极管，第一寄生电阻，第二寄生三极管和第二寄生电阻；其中，所述第二高压NMOS晶体管的漏极与所述第一寄生三极管和所述第二寄生三极管的集电极连接，所述第一寄生三极管的发射极与所述第二高压NMOS晶体管的源极连接，所述第一寄生三极管的基极与所述第一寄生电阻的一端连接，所述第一寄生电阻的另一端与所述第二高压NMOS晶体管的源极连接，所述第二寄生三极管的发射极接地，所述第二寄生三极管的基极与所述第二寄生电阻的一端连接，所述第二寄生电阻的另一端接地。6.根据权利要求2所述的高压ESD保护电路，其特征在于，所述GGNMOS泄放单元还包括第三寄生三极管和第三寄生电阻；其中，所述第一高压NMOS晶体管的漏极与所述第三寄生三极管的集电极连接，所述第三寄生三极管的发射极与所述第一高压NMOS晶体管的源极连接，所述第三寄生三极管的基极与所述第三寄生电阻的一端连接，所述第三寄生电阻的另一端接地。7.根据权利要求2?6任一项所述的高压ESD保护电路，其特征在于，所述GGNMOS泄放单元还包括GGNMOS泄放电阻；其中，所述第一高压NMOS晶体管的栅极与所述GGNMOS泄放电阻的一端连接，所述GGNMOS泄放电阻的另一端与所述第一高压NMOS晶体管的源极共同接地。8.根据权利要求2?6任一项所述的高压ESD保护电路，其特征在于，所述⑶PMOS泄放单元至少包括第一高压PMOS晶体管和⑶PMOS泄放电阻；其中，所述第一高压PMOS晶体管的栅极与所述GDPMOS泄放电阻的一端连接，所述GDPMOS泄放电阻的另一端和所述第一高压PMOS晶体管的源极分别与所述电源电压连接，所述第一高压PMOS晶体管的漏极与所述第二高压NMOS晶体管的漏极连接。
【文档编号】H01L27/02GK106033756SQ201510104607
【公开日】2016年10月19日
【申请日】2015年3月10日
【发明人】张辉, 张国俊, 周乐
【申请人】中航（重庆）微电子有限公司