屏蔽栅沟槽mosfet的制造方法
【专利摘要】本发明公开了一种屏蔽栅沟槽MOSFET的制造方法，包括步骤：形成硬质掩模层并定义出栅极形成区域；采用各向异性加各向同性刻蚀形成顶部沟槽；形成氧化阻挡层；对氧化阻挡层进行回刻，之后进行各向异性刻蚀形成底部沟槽；进行热氧化自对准形成底部氧化层；去除氧化阻挡层；形成栅介质层；形成第一多晶硅层；对第一多晶硅层进行回刻，回刻后第一多晶硅层分别组成多晶硅栅和底部屏蔽多晶硅；形成多晶硅间隔离介质层；对多晶硅间隔离介质层进行回刻；形成第二多晶硅层并和底部屏蔽多晶硅叠加形成屏蔽多晶硅。本发明能在降低器件的阈值电压的同时降低器件的栅源漏电。
【专利说明】
屏蔽栅沟槽MOSFET的制造方法
技术领域
[0001] 本发明涉及一种半导体集成电路制造方法，特别是涉及一种屏蔽栅(Shield Gate Trench，SGT)沟槽MOSFET的制造方法。
【背景技术】
[0002] 如图IA至图IN所示，是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示 意图；这种方法是采用自下而上的方法形成具有屏蔽栅的沟槽分离侧栅结构，包括如下步 骤：
[0003]步骤一、如图IA所不，提供一半导体衬底如娃衬底101;在半导体衬底101的表面形 成硬质掩模层102,硬质掩模层102能采用氧化层，或采用氧化层加氮化层。
[0004] 如图IB所示，之后采用光刻工艺对硬质掩模层102进行刻蚀定义出栅极形成区域， 之后再以硬质掩模层102为掩模对半导体衬底101进行刻蚀形成沟槽103。
[0005] 步骤二、如图IC所示，在沟槽103的侧面和底部表面形成氧化层104。
[0006] 步骤三、如图ID所示，在所述沟槽103中填充源多晶硅105,该源多晶硅105即为屏 蔽多晶硅，源多晶硅105-般和源极相连，用于形成屏蔽栅。
[0007] 步骤四、如图IE所示，对源多晶硅105进行回刻，该回刻将沟槽103外的源多晶硅 105都去除，沟槽103内的源多晶硅105顶部和半导体衬底101相平。
[0008] 如图IF所示，将沟槽103顶部区域的氧化层104去除。
[0009] 步骤五、如图IG所示，进行热氧化工艺同时形成栅氧化层106a和多晶硅间隔离介 质层106b。
[0010] 如图IH所示，形成多晶硅栅107,多晶硅栅107即为沟槽栅。
[0011] 如图II所示，对多晶硅栅107进行回刻，回刻后的多晶硅栅107仅位于沟槽103顶部 的源多晶硅105两侧；由此可知，同一沟槽103的两侧面之间的多晶硅栅107呈分离结构，为 了和完全填充于沟槽顶部的多晶硅栅组成的沟槽栅相区别，将这种形成于沟槽侧壁的具有 分离式结构的沟槽栅称为沟槽分离侧栅。
[0012 ] 步骤六、如图11所示，形成阱区108，源区109。
[0013] 如图IJ所示，形成层间膜110，接触孔，标记11 Ia所对应的接触孔对应于未填充金 属之前的结构。较佳为，在刻蚀形成接触孔Illa之后，还需要在源区109顶部所对应的接触 孔Illa的底部形成阱区接触区。
[0014] 如图IK所示，之后在接触孔Illa中填充金属，填充金属后的接触孔用标记111标 不。
[0015]如图IL所示，开多成正面金属层112。
[0016] 如图IM所示，采用光刻刻蚀工艺对正面金属层112进行图形化分别形成源极和栅 极，其中源极通过接触孔和底部的源区109、阱区接触区109以及源多晶硅105接触，栅极通 过接触孔和多晶硅栅107接触。
[0017] 如图IN所示，之后形成在半导体衬底101的背面形成漏区和背面金属层113,由背 面金属层113组成漏极。
[0018] 现有方法中，多晶硅栅107的一个侧面通过栅氧化层106a和阱区108隔离，阱区108 的被多晶硅栅107侧面覆盖的表面用于形成沟道。由图IN所示可知，上述现有方法形成的多 晶硅栅107仅位于沟槽顶部的侧壁，这种具有侧壁多晶硅结构的垂直器件能够增加工作电 流;同时源多晶硅105填充于整个沟槽中，源多晶硅105能形成良好的屏蔽，具有较小的底部 电容，从而能减少源漏或栅漏的输入电容，提高频率特性。
[0019] 由上可知，上述具有侧壁多晶硅结构的多晶硅栅为具有屏蔽栅的分离侧栅结构的 沟槽栅MOSFET器件，或称左右结构的屏蔽栅沟槽M0SFET，在现有形成工艺方法中是使用自 底向上的工艺实现方法，由图IG所示可知栅氧化层106a以及屏蔽栅的隔离介质层即多晶硅 间隔离介质层l〇6b同时形成，这样栅极氧化层106a就决定了沟槽栅即多晶硅栅107和屏蔽 栅即源多晶硅105之间的隔离水平，当栅氧化层106a厚度较薄时，容易造成栅源之间的漏 电，这样就束缚了该结构在低阈值电压器件中的应用。由此可知，为了得到低阈值电压器 件，就需要采用较薄的栅氧化层l〇6a，而较薄的栅氧化层106a会同时使多晶硅间隔离介质 层l〇6b的厚度降低从而增加栅源之间的漏电，所以现有方法无法解决降低阈值电压和降低 栅源漏电之间的矛盾。
【发明内容】
[0020] 本发明所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET的制造方法，能在降低 器件的阈值电压的同时降低器件的栅源漏电。
[0021] 为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET的制造方法的栅极结构采 用如下步骤形成：
[0022] 步骤一、提供一半导体衬底，所述半导体衬底表面形成硬质掩模层，采用光刻工艺 定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除。
[0023]步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行第一次各向异 性刻蚀形成顶部沟槽，在所述第一次各向异性刻蚀之后进行对所述半导体衬底进行第二次 各向同性刻蚀，所述第二次各向同性刻蚀将所述顶部沟槽的宽度刻蚀到大于所述硬质掩模 层所走乂的开口宽度。
[0024] 步骤三、在所述顶部沟槽的内侧表面形成氧化阻挡层，所述氧化阻挡层还还延伸 到所述顶部沟槽外的所述硬质掩模层的表面。
[0025] 步骤四、对所述氧化阻挡层进行回刻，该回刻工艺将所述顶部沟槽底部表面和所 述顶部沟槽外部的所述硬质掩模层表面的所述氧化阻挡层去除，所述回刻工艺后所述顶部 沟槽侧面的所述氧化阻挡层保留。
[0026] 以所述硬质掩模层为掩模对所述顶部沟槽底部的所述半导体衬底进行第三次各 向异性刻蚀形成底部沟槽。
[0027] 步骤五、进行热氧化在所述底部沟槽的底部表面和侧面自对准形成底部氧化层， 在所述底部氧化层的热氧化过程中所述氧化阻挡层对所述顶部沟槽的侧面的所述半导体 衬底进行保护。
[0028]步骤六、去除所述氧化阻挡层。
[0029]步骤七、在所述顶部沟槽的侧面形成栅介质层。
[0030] 步骤八、进行第一次多晶硅生长形成第一多晶硅层，所述第一多晶硅层将形成有 所述底部氧化层的所述底部沟槽完成填充，在所述顶部沟槽中所述第一多晶硅层位于所述 栅介质层的侧面且位于所述顶部沟槽两侧的所述第一多晶硅层之间具有间距，所述所述第 一多晶硅层也延伸到所述顶部沟槽外的所述硬质掩模层表面。
[0031] 步骤九、对所述第一多晶硅层进行回刻，该回刻工艺将位于所述底部沟槽中的所 述第一多晶硅层刻蚀到低于所述底部氧化层的顶部位置且同时将位于所述顶部沟槽外的 所述第一多晶硅层去除，由回刻之后位于所述顶部沟槽侧面的所述第一多晶硅层组成多晶 硅栅，由回刻之后填充于所述底部沟槽中所述第一多晶硅层组成底部屏蔽多晶硅。
[0032] 步骤十、形成多晶硅间隔离介质层，所述多晶硅间隔离介质层形成于所述多晶硅 栅的侧面和所述底部屏蔽多晶硅的表面，所述多晶硅间隔离介质层还延伸到所述顶部沟 槽外的所述硬质掩模层表面。
[0033] 步骤十一、对所述多晶硅间隔离介质层进行回刻，该回刻工艺将位于所述底部屏 蔽多晶硅的表面的所述多晶硅间隔离介质层去除。
[0034] 步骤十二、进行第二次多晶硅生长形成第二多晶硅层，所述第二多晶硅层将所述 底部屏蔽多晶硅顶部的沟槽完全填充并组成顶部屏蔽多晶硅，所述顶部屏蔽多晶硅和所述 底部屏蔽多晶硅相接触组成屏蔽多晶硅。
[0035] 进一步的改进是，栅极结构形成之后，还包括如下步骤：
[0036] 步骤十三、将所述顶部沟槽外的所述第二多晶硅层、所述所述多晶硅间隔离介质 层和所述硬质掩模层都去除并将所述半导体衬底表面露出。
[0037] 步骤十四、进行离子注入在所述半导体衬底中形成阱区；进行重掺杂的源注入在 所述阱区表面形成源区；对所述阱区和所述源区进行热退火推进工艺。
[0038]步骤十五、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面 金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述屏蔽多晶 硅接触，所述栅极通过接触孔和所述所述多晶硅栅接触。
[0039] 步骤十六、对所述半导体衬底背面进行减薄并形成重掺杂的漏区，在所述漏区的 背面形成背面金属层作为漏极。
[0040] 进一步的改进是，所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层， 所述顶部沟槽和所述底部沟槽都位于所述硅外延层内。
[0041] 进一步的改进是，步骤一中所述硬质掩模层由氧化层组成。
[0042]进一步的改进是，步骤三中所述氧化阻挡层由依次叠加的第一氧化层和第二氮化 层组成。
[0043] 进一步的改进是，步骤七中所述栅介质层为栅氧化层。
[0044] 进一步的改进是，所述栅氧化层采用热氧化工艺形成。
[0045] 进一步的改进是，步骤十中所述多晶硅间隔离介质层由氧化层组成。
[0046] 进一步的改进是，所述多晶硅间隔离介质层采用热氧化工艺形成。
[0047] 进一步的改进是，步骤十五中所述接触孔的开口形成后、金属填充前，还包括在和 所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。
[0048] 本发明栅极结构通过自顶而下的工艺流程形成，位于顶部沟槽侧面的顶部的栅介 质层先形成，之后采用相同的多晶硅淀积工艺并回刻后同时形成多晶硅栅和底部屏蔽多 晶硅，之后再在多晶硅栅的侧面独立形成多晶硅间隔离介质层，由此可知本发明实现了栅 介质层和多晶硅间隔离介质层之间的分开形成，这样栅介质层和多晶硅间隔离介质层的厚 度各自独立，本发明能够通过降低栅介质层的厚度而得到低阈值电压器件，同时能够通过 增加多晶硅间隔离介质层来降低栅源之间的漏电，所以本发明消除了现有方法在降低阈值 电压和降低栅源漏电之间具有矛盾的问题，使得本发明能在降低器件的阈值电压的同时降 低器件的栅源漏电。
[0049] 本发明的顶部沟槽和底部沟槽都采用相同的硬质掩模层定义，具有自对准结构， 不仅能够实现顶部沟槽和底部沟槽的良好对准，还不需要增加额外的光刻工艺，所以本发 明具有较低的工艺成本。
[0050] 另外，本发明的屏蔽多晶硅由底部屏蔽多晶硅和顶部屏蔽多晶硅叠加而成，通常， 由顶部沟槽和底部沟槽叠加形成的沟槽为具有较大深度的深沟槽，相对于一次多晶硅填充 深沟槽，本发明采用两次多晶硅填充深沟槽的方法能够得到更好的填充效果，使得屏蔽多 晶娃的质量更佳。另外，由于本发明中的底部屏蔽多晶娃和多晶娃概米用相同的多晶娃淀 积形成，屏蔽多晶硅分两次多晶硅填充实现不会带来额外的工艺成本。
【附图说明】
[0051] 下面结合附图和【具体实施方式】对本发明作进一步详细的说明：
[0052] 图IA-图IN是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示意图； [0053]图2是本发明实施例方法流程图；
[0054]图3A-图3T是本发明实施例方法各步骤中的器件结构示意图。
【具体实施方式】
[0055]如图2所示，是本发明实施例方法流程图；如图3A至图3T所示，是本发明实施例方 法各步骤中的器件结构示意图。本发明实施例屏蔽栅沟槽MOSFET的制造方法的栅极结构采 用如下步骤形成：
[0056]步骤一、如图3A所示，提供一半导体衬底1，所述半导体衬底1表面形成硬质掩模层 201 〇
[0057]本发明实施例中，所述半导体衬底1为硅衬底，在所述硅衬底表面形成有硅外延 层，后续形成的顶部沟槽202和底部沟槽205都位于所述硅外延层内。
[0058]所述硬质掩模层201由氧化层组成。
[0059] 如图3B所示，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成 区域的所述硬质掩模层201去除。
[0060] 步骤二、如图3B所示，以刻蚀后的所述硬质掩模层201为掩模对所述半导体衬底1 进行第一次各向异性刻蚀形成顶部沟槽202。
[0061] 如图3C所示，在所述第一次各向异性刻蚀之后进行对所述半导体衬底1进行第二 次各向同性刻蚀，所述第二次各向同性刻蚀将所述顶部沟槽202的宽度刻蚀到大于所述硬 质掩模层201所定义的开口宽度。
[0062]步骤三、如图3D所示，在所述顶部沟槽202的内侧表面形成氧化阻挡层，所述氧化 阻挡层还还延伸到所述顶部沟槽202外的所述硬质掩模层201的表面。
[0063] 本发明实施例中，所述氧化阻挡层由依次叠加的第一氧化层203和第二氮化层204 组成。
[0064] 步骤四、如图3E所示，对所述氧化阻挡层进行回刻，该回刻工艺将所述顶部沟槽 202底部表面和所述顶部沟槽202外部的所述硬质掩模层201表面的所述氧化阻挡层去除， 所述回刻工艺后所述顶部沟槽202侧面的所述氧化阻挡层保留。
[0065]以所述硬质掩模层201为掩模对所述顶部沟槽202底部的所述半导体衬底1进行第 三次各向异性刻蚀形成底部沟槽205。
[0066]步骤五、如图3F所示，进行热氧化在所述底部沟槽205的底部表面和侧面自对准形 成底部氧化层2,在所述底部氧化层2的热氧化过程中所述氧化阻挡层对所述顶部沟槽202 的侧面的所述半导体衬底1进行保护。
[0067]步骤六、如图3G所示，去除所述氧化阻挡层。
[0068]步骤七、如图3H所示，在所述顶部沟槽202的侧面形成栅介质层3。
[0069] 本发明实施例中，所述栅介质层3为栅氧化层。较佳为，所述栅氧化层采用热氧化 工艺形成。
[0070] 步骤八、如图3H所示，进行第一次多晶硅生长形成第一多晶硅层206,所述第一多 晶硅层206将形成有所述底部氧化层2的所述底部沟槽205完成填充，在所述顶部沟槽202中 所述第一多晶硅层206位于所述栅介质层3的侧面且位于所述顶部沟槽202两侧的所述第一 多晶硅层206之间具有间距，所述所述第一多晶硅层206也延伸到所述顶部沟槽202外的所 述硬质掩模层201表面。
[0071]步骤九、如图31所示，对所述第一多晶硅层206进行回刻，该回刻工艺将位于所述 底部沟槽205中的所述第一多晶硅层206刻蚀到低于所述底部氧化层2的顶部位置且同时 将位于所述顶部沟槽202外的所述第一多晶硅层206去除，由回刻之后位于所述顶部沟槽 202侧面的所述第一多晶硅层206组成多晶硅栅5,由回刻之后填充于所述底部沟槽205中所 述第一多晶硅层206组成底部屏蔽多晶硅4a。
[0072] 步骤十、如图3J所示，形成多晶硅间隔离介质层6,所述多晶硅间隔离介质层6形成 于所述多晶硅栅5的侧面和所述底部屏蔽多晶硅4a的表面，所述多晶硅间隔离介质层6还延 伸到所述顶部沟槽202外的所述硬质掩模层201表面。
[0073] 本发明实施例中，所述多晶硅间隔离介质层6由氧化层组成。较佳为，所述多晶硅 间隔离介质层6采用热氧化工艺形成。
[0074]步骤十一、如图3K所示，对所述多晶硅间隔离介质层6进行回刻，该回刻工艺将位 于所述底部屏蔽多晶硅4a的表面的所述多晶硅间隔离介质层6去除。
[0075]步骤十二、如图3L所示，进行第二次多晶硅生长形成第二多晶硅层207,所述第二 多晶硅层207将所述底部屏蔽多晶硅4a顶部的沟槽完全填充并组成顶部屏蔽多晶硅4b。
[0076] 步骤十三、如图3M所示，进行多晶硅回刻将所述顶部沟槽202外的所述第二多晶硅 层207去除，所述顶部屏蔽多晶硅4b和所述底部屏蔽多晶硅4a相接触组成屏蔽多晶硅4。
[0077] 如图3N所示，所述所述多晶硅间隔离介质层6和所述硬质掩模层201都去除并将所 述半导体衬底1表面露出。
[0078] 步骤十四、如图30所示，进行离子注入在所述半导体衬底1中形成阱区7;进行重掺 杂的源注入在所述阱区7表面形成源区8;对所述阱区7和所述源区8进行热退火推进工艺。
[0079]步骤十五、如图3P所示，在所述半导体衬底1正面形成层间膜9。
[0080]如图3Q所示，进行光刻刻蚀形成穿过所述层间膜9的接触孔10a，标记IOa表示填充 金属之前的接触孔。
[0081] 较佳为，所述接触孔IOa的开口形成后、后续金属填充前，还包括在和所述源区8相 接触的接触孔IOa的底部进行重掺杂注入形成第阱区接触区的步骤。
[0082] 如图3R所示，在接触孔IOa中填充金属，填充金属后的接触孔用标记10表示。
[0083]如图3S所示，形成正面金属层11，对所述正面金属层11进行光刻刻蚀形成源极和 栅极，所述源极通过接触孔10和所述源区8以及所述屏蔽多晶硅4接触，所述栅极通过接触 孔10和所述所述多晶硅栅5接触。
[0084]步骤十六、如图3T所示，对所述半导体衬底1背面进行减薄并形成重掺杂的漏区， 在所述漏区的背面形成背面金属层12作为漏极。
[0085]本发明实施例中栅极结构通过自顶而下的工艺流程形成，先形成顶部沟槽202、再 形成底部沟槽205,之后依次形成底部氧化层2和栅介质层3,之后同时淀积第一多晶硅层 206并回刻同时形成多晶硅栅5和底部屏蔽多晶硅4a，之后再形成多晶硅间隔离介质层6和 顶部屏蔽多晶硅4b，由底部屏蔽多晶硅4a和顶部屏蔽多晶硅4b叠加形成屏蔽多晶硅4。可 知，本发明实施例中栅介质层3和多晶硅间隔离介质层6是分开形成的，栅介质层3和多晶硅 间隔离介质层6的厚度各自独立，本发明实施例能够通过降低栅介质层3的厚度而得到低阈 值电压器件，同时能够通过增加多晶硅间隔离介质层6来降低栅源之间的漏电，所以本发明 实施例方法消除了现有方法在降低阈值电压和降低栅源漏电之间具有矛盾的问题，使得本 发明实施例方法能在降低器件的阈值电压的同时降低器件的栅源漏电。
[0086]表 1
[0088] 如图表1所示，为选取自底向上工艺方法即现有方法和自顶向下工艺方法即本发 明实施例方法制作的屏蔽栅沟槽MOSFET的栅漏漏电的比较，两种方法中，栅介质层都采用 栅氧化层，通过热氧化工艺形成，为了便于比较，令两个工艺方法中的栅氧化层的厚度都为 450 A,这样现有方法中多晶硅间隔离介质层将会和栅氧化层采用相同的热氧化工艺形成， 由于多晶硅间隔离介质层是对多晶硅氧化形成的，故厚度会大于450埃，表1中为675埃;而 本发明实施例方法中多晶硅间隔离介质层的形成不再受限于栅氧化层的形成工艺，故多晶 硅间隔离介质层的厚度可自由选择，表1中多晶硅间隔离介质层的厚度选择2000埃。之后进 行栅源漏电测量可知，加电压20V时，现有方法形成的器件的栅源漏电为5E-7A，本发明实施 例方法形成的器件的栅源漏电为1E-9A，可见，采用自底向上的现有方法形成的屏蔽栅沟槽 MOSFET器件比采用自顶向下的本发明实施例方法形成的屏蔽栅沟槽MOSFET器件的栅源漏 电高出500倍。
[0089] 本发明实施例方法中的顶部沟槽202和底部沟槽205都采用相同的硬质掩模层 201定义，具有自对准结构，不仅能够实现顶部沟槽202和底部沟槽205的良好对准，还不需 要增加额外的光刻工艺，所以本发明实施例方法具有较低的工艺成本。
[0090] 另外，本发明实施例方法中的屏蔽多晶硅4由底部屏蔽多晶硅4a和顶部屏蔽多晶 硅4b叠加而成，通常，由顶部沟槽202和底部沟槽205叠加形成的沟槽为具有较大深度的深 沟槽，相对于一次多晶硅填充深沟槽，本发明实施例方法采用两次多晶硅填充深沟槽的方 法能够得到更好的填充效果，使得屏蔽多晶硅4的质量更佳。另外，由于本发明实施例方法 中的底部屏蔽多晶娃4a和多晶娃概5米用相同的多晶娃淀积形成，屏蔽多晶娃4分两次多晶 硅填充实现不会带来额外的工艺成本。
[0091] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
【主权项】
1. 一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，栅极结构采用如下步骤形成： 步骤一、提供一半导体衬底，所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义 出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除； 步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行第一次各向异性刻 蚀形成顶部沟槽，在所述第一次各向异性刻蚀之后进行对所述半导体衬底进行第二次各向 同性刻蚀，所述第二次各向同性刻蚀将所述顶部沟槽的宽度刻蚀到大于所述硬质掩模层所 定义的开口宽度； 步骤三、在所述顶部沟槽的内侧表面形成氧化阻挡层，所述氧化阻挡层还还延伸到所 述顶部沟槽外的所述硬质掩模层的表面； 步骤四、对所述氧化阻挡层进行回刻，该回刻工艺将所述顶部沟槽底部表面和所述顶 部沟槽外部的所述硬质掩模层表面的所述氧化阻挡层去除，所述回刻工艺后所述顶部沟槽 侧面的所述氧化阻挡层保留； 以所述硬质掩模层为掩模对所述顶部沟槽底部的所述半导体衬底进行第三次各向异 性刻蚀形成底部沟槽； 步骤五、进行热氧化在所述底部沟槽的底部表面和侧面自对准形成底部氧化层，在所 述底部氧化层的热氧化过程中所述氧化阻挡层对所述顶部沟槽的侧面的所述半导体衬底 进行保护； 步骤六、去除所述氧化阻挡层； 步骤七、在所述顶部沟槽的侧面形成栅介质层； 步骤八、进行第一次多晶硅生长形成第一多晶硅层，所述第一多晶硅层将形成有所述 底部氧化层的所述底部沟槽完成填充，在所述顶部沟槽中所述第一多晶硅层位于所述栅介 质层的侧面且位于所述顶部沟槽两侧的所述第一多晶硅层之间具有间距，所述所述第一多 晶硅层也延伸到所述顶部沟槽外的所述硬质掩模层表面； 步骤九、对所述第一多晶硅层进行回刻，该回刻工艺将位于所述底部沟槽中的所述第 一多晶硅层刻蚀到低于所述底部氧化层的顶部位置且同时将位于所述顶部沟槽外的所述 第一多晶硅层去除，由回刻之后位于所述顶部沟槽侧面的所述第一多晶硅层组成多晶硅 栅，由回刻之后填充于所述底部沟槽中所述第一多晶硅层组成底部屏蔽多晶硅； 步骤十、形成多晶硅间隔离介质层，所述多晶硅间隔离介质层形成于所述多晶硅栅的 侧面和所述底部屏蔽多晶硅的表面，所述多晶硅间隔离介质层还延伸到所述顶部沟槽外的 所述硬质掩模层表面； 步骤十一、对所述多晶硅间隔离介质层进行回刻，该回刻工艺将位于所述底部屏蔽多 晶硅的表面的所述多晶硅间隔离介质层去除； 步骤十二、进行第二次多晶硅生长形成第二多晶硅层，所述第二多晶硅层将所述底部 屏蔽多晶硅顶部的沟槽完全填充并组成顶部屏蔽多晶硅，所述顶部屏蔽多晶硅和所述底部 屏蔽多晶硅相接触组成屏蔽多晶硅。2. 如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：栅极结构形成之 后，还包括如下步骤： 步骤十三、将所述顶部沟槽外的所述第二多晶硅层、所述所述多晶硅间隔离介质层和 所述硬质掩模层都去除并将所述半导体衬底表面露出； 步骤十四、进行离子注入在所述半导体衬底中形成阱区；进行重掺杂的源注入在所述 阱区表面形成源区；对所述阱区和所述源区进行热退火推进工艺； 步骤十五、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属 层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述屏蔽多晶硅接 触，所述栅极通过接触孔和所述所述多晶硅栅接触； 步骤十六、对所述半导体衬底背面进行减薄并形成重掺杂的漏区，在所述漏区的背面 形成背面金属层作为漏极。3. 如权利要求1或2所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:所述半导体衬 底为硅衬底，在所述硅衬底表面形成有硅外延层，所述顶部沟槽和所述底部沟槽都位于所 述娃外延层内。4. 如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤一中所述硬质 掩模层由氧化层组成。5. 如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤三中所述氧化 阻挡层由依次叠加的第一氧化层和第二氮化层组成。6. 如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤七中所述栅介 质层为栅氧化层。7. 如权利要求6所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:所述栅氧化层采用 热氧化工艺形成。8. 如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤十中所述多晶 硅间隔离介质层由氧化层组成。9. 如权利要求8所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:所述多晶硅间隔离 介质层采用热氧化工艺形成。10. 如权利要求2所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于：步骤十五中所述 接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行重掺 杂注入形成阱区接触区的步骤。
【文档编号】H01L29/423GK106057674SQ201610373504
【公开日】2016年10月26日
【申请日】2016年5月31日
【发明人】范让萱, 缪进征
【申请人】上海华虹宏力半导体制造有限公司