半导体结构及其制造方法
【专利摘要】半导体结构包括：衬底，包括第一侧、与第一侧相对的第二侧和位于第二侧上方的器件层；以及导电通孔，延伸穿过衬底并且包括邻近第一侧的第一部分和邻近器件层的第二部分，其中，导电通孔包括位于第一部分和第二部分之间的界面，第一部分的平均颗粒尺寸与第二部分的平均颗粒尺寸基本上不同。本发明的实施例还涉及半导体结构的制造方法。
【专利说明】
半导体结构及其制造方法
技术领域
[0001]本发明涉及集成电路器件，更具体地，涉及半导体结构及其制造方法。
【背景技术】
[0002]使用半导体器件的电子设备对于许多现代应用是必要的。三维(3D)堆叠衬底通常包括在电子设备中。3D堆叠衬底包括彼此物理和电互连的若干堆叠半导体管芯/芯片/晶圆。通过各个互连结构接合和集成若干管芯/芯片/晶圆。这允许诸如手机、数码相机等的器件中的更高的组件密度。
[0003]半导体图像传感器也通常包括在电子设备中。互补金属氧化物半导体(CMOS)图像传感器(CIS)广泛用于各种应用中，诸如数码相机和手机摄像头。取决于光路差别，CMOS图像传感器分为前侧照明(FSI)图像传感器和背侧照明(BSI)图像传感器。BSI图像传感器正变得越来越流行。BSI图像传感器包括像素的阵列。每个像素包括光电二极管、晶体管或电容器。每个像素响应于像素上的入射光而生成电信号。电信号的振幅取决于由相应的像素接收的入射光的强度。
[0004]随着技术的演化，半导体器件的尺寸正变得越来越小，同时半导体器件具有更多的功能和更大量的集成电路。半导体器件的制造包括许多复杂的步骤和操作。由于包括更多的具有不同材料的不同的组件，增加了制造和集成操作的复杂度。制造的复杂度的增加可以导致诸如分层、破裂、高产量损失等的缺陷。半导体器件产生为不期望的配置，这将使材料损耗进一步恶化并且增加制造成本。
[0005]因此，对更改半导体器件的结构和制造方法存在持续的需求以改进器件的性能以及降低成本和减少处理器件的时间。
【发明内容】
[0006]本发明的实施例提供了一种半导体结构，包括:衬底，包括第一侧、与所述第一侧相对的第二侧和位于所述第二侧上方的器件层；以及导电通孔，延伸穿过所述衬底，并且包括邻近所述第一侧的第一部分和邻近所述器件层的第二部分，其中，所述导电通孔包括位于所述第一部分和所述第二部分之间的界面，所述第一部分的平均颗粒尺寸与所述第二部分的平均颗粒尺寸基本上不同。
[0007]本发明的另一实施例提供了一种半导体结构，包括:衬底，包括第一侧和与所述第一侧相对的第二侧；导电通孔，穿过所述衬底；以及阻挡层，设置在所述第二侧和所述导电通孔上方，并且配置为阻挡预定的电磁辐射，其中，所述导电通孔包括邻近所述阻挡层的第一部分、邻近所述衬底的所述第一侧的第二部分以及位于所述第一部分和所述第二部分之间的界面，其中，所述第一部分的平均颗粒尺寸与所述第二部分的平均颗粒尺寸基本上不同。
[0008]本发明的又一实施例提供了一种制造半导体结构的方法，包括:接收衬底，所述衬底包括第一侧和与所述第一侧相对的第二侧；形成在所述第一侧和所述第二侧之间延伸的凹槽；在所述凹槽中设置导电材料以形成导电通孔，其中，所述导电通孔包括界面、邻近所述第一侧的第一部分和邻近所述第二侧的第二部分，所述界面设置在所述第一部分和所述第二部分之间，所述第一部分的平均颗粒尺寸与所述第二部分的平均颗粒尺寸基本上不同。
【附图说明】
[0009]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0010]图1是根据本发明的一些实施例的半导体结构的示意图。
[0011]图2A是贯穿图1中的截面BB’的区域的导电通孔的第一部分的颗粒的示意图。
[0012]图2B是贯穿图1中的截面CC’的区域的导电通孔的第二部分的颗粒的示意图。
[0013]图3A是根据本发明的一些实施例的半导体结构的示意图。
[0014]图3B是根据本发明的一些实施例的半导体结构的示意图。
[0015]图4是根据本发明的一些实施例的半导体结构的示意图。
[0016]图5是根据本发明的一些实施例的半导体结构的示意图。
[0017]图6是根据本发明的一些实施例的制造半导体结构的方法的流程图。
[0018]图6A是根据本发明的一些实施例的衬底的示意图。
[0019]图6B是根据本发明的一些实施例的具有凹槽的衬底的示意图。
[0020]图6C是根据本发明的一些实施例的具有导电通孔的半导体结构的示意图。
[0021]图6D是根据本发明的一些实施例的示出施加至衬底的电流和电镀操作的持续时间之间的关系的图。
[0022]图7是根据本发明的一些实施例的制造半导体结构的方法的流程图。
[0023]图7A是根据本发明的一些实施例的衬底的示意图。
[0024]图7B是根据本发明的一些实施例的具有凹槽的衬底的示意图。
[0025]图7C是根据本发明的一些实施例的具有势皇层和晶种层的衬底的不意图。
[0026]图7D是根据本发明的一些实施例的具有导电通孔的半导体结构的示意图。
[0027]图8是根据本发明的一些实施例的制造半导体结构的方法的流程图。
[0028]图8A是根据本发明的一些实施例的第一衬底和第二衬底的示意图。
[0029]图SB是根据本发明的一些实施例的与第二衬底接合的第一衬底的示意图。
[0030]图8C是根据本发明的一些实施例的具有凹槽的第一衬底和第二衬底的示意图。
[0031]图8D是根据本发明的一些实施例的具有凹槽的第一衬底和第二衬底的示意图。
[0032]图8E是根据本发明的一些实施例的具有势皇层和晶种层的第一衬底和第二衬底的示意图。
[0033]图8F是根据本发明的一些实施例的具有导电通孔的半导体结构的示意图。
[0034]图9是根据本发明的一些实施例的制造半导体结构的方法的流程图。
[0035]图9A是根据本发明的一些实施例的衬底的示意图。
[0036]图9B是根据本发明的一些实施例的具有凹槽的衬底的示意图。
[0037]图9C是根据本发明的一些实施例的具有介电层的衬底的示意图。
[0038]图9D是根据本发明的一些实施例的具有凹槽的介电层的示意图。
[0039]图9E是根据本发明的一些实施例的具有凹槽的衬底、介电层和层间电介质(ILD)的示意图。
[0040]图9F是根据本发明的一些实施例的导电通孔的示意图。
[0041]图9G是根据本发明的一些实施例的具有导电通孔的半导体结构的示意图。
【具体实施方式】
[0042]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0043]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0044]在半导体器件中，包括一件或多件衬底。每个衬底可以包括诸如电阻器、电容器、二极管等的若干器件。这些器件通过若干互连结构电连接。一些互连结构穿过衬底以电连接衬底中的器件或者将器件与衬底外部的电路电连接。一些互连结构穿过彼此堆叠的衬底以集成衬底的电路。
[0045]通过将诸如铜的导电材料沉积在穿过衬底的通孔中来形成互连结构。在沉积导电材料之前，在衬底的通孔上方溅射晶种层以确保与随后的导电材料层的良好的电接触和粘附。通过电化学镀(电镀)操作沉积导电材料。衬底暴露于包含导电材料的离子的电解液，并且施加电流以还原离子并且因此在晶种层上方沉积导电材料。电镀操作包括若干阶段。在不同阶段施加不同水平的电流以实现不同的沉积速率和结构形成。当完成一个阶段并且开始下一阶段时，将电流从一个水平切换至另一水平。
[0046]在沉积导电材料之后，随后在导电材料上方沉积其他组件或材料。然而，电镀的导电材料不稳定。在导电材料中发生颗粒生长，颗粒生长称为自退火。电镀的导电材料经受自退火并且在室温下展示出微结构的变化。电镀的导电材料的颗粒尺寸逐渐增大。颗粒的生长取决于通孔的宽度。颗粒生长不均匀并且不处于控制之下。
[0047]特别地，邻近通孔的开口的导电材料具有比通孔内的导电材料更快的颗粒生长。结果，一些导电材料将从通孔突出，并且突出的导电材料将强迫和破坏随后设置的组件或材料。将会发展成破裂，并且破裂导致半导体器件的故障。
[0048]在本发明中，公开了改进的半导体结构。半导体结构包括衬底和穿过衬底的导电通孔。通过电镀操作在凹槽中设置导电通孔。在电镀操作期间，在电镀的阶段之间施加和介入低脉冲电流。在电镀操作期间施加低脉冲电流导致在导电通孔中形成界面。该界面设置在具有不同平均颗粒尺寸的两个部分之间。导电通孔的其中一个部分具有比另一部分更大的平均颗粒尺寸。
[0049]此外，在电镀操作的阶段之间介入低脉冲电流限制或控制了自退火期间的导电通孔的颗粒生长。因此，导电通孔将不强迫和破坏随后设置在导电通孔上方的阻挡层或其他材料。导电通孔具有用于接收阻挡层或其他材料的平滑表面。因此，将最小化或防止在导电通孔处或上方形成隆起。将增强组件之间的粘附和电连接，并且因此也将改进半导体器件的可靠性。
[0050]图1是根据本发明的各个实施例的半导体结构100。半导体结构100包括衬底101和导电通孔102。在一些实施例中，在衬底101中设置若干导电通孔102。例如，在半导体结构100中包括三个导电通孔102。然而，不旨在限制衬底101中的导电通孔102的数量。应该理解，可以在衬底101中设置一个或多个导电通孔102。
[0051]在一些实施例中，衬底101包括第一侧1la和第二侧101b。第一侧1la与第二侧1lb相对。在一些实施例中，衬底101包括用于其上的组件的电连接的一些电路。在一些实施例中，衬底101包括多个层以承载层内的组件和电路。
[0052]在一些实施例中，衬底101是硅衬底。在一些实施例中，衬底101包括硅、锗、砷化镓或其他合适的半导体材料。在一些实施例中，衬底101是绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和未掺杂的半导体、由基底半导体基础支撑的硅的外延层或者其他半导体结构的形式。
[0053]在一些实施例中，在衬底101中设置导电通孔102。导电通孔102穿过衬底101。在一些实施例中，导电通孔102在第一侧1la和第二侧1lb之间延伸。在一些实施例中，导电通孔102包括诸如铜的导电材料。在一些实施例中，导电通孔102称为硅通孔(TSV)。
[0054]在一些实施例中，导电通孔102沿着衬底101的厚度以基本上一致的宽度延伸。在一些实施例中，导电通孔102具有基本上大于约1:3的宽高比(W1:H1)。在一些实施例中，宽高比(W1:H1)为约1:2至约1:20。在一些实施例中，邻近第一侧1la的导电通孔102的宽度Wl基本上大于约0.3 μπι。在一些实施例中，导电通孔102的宽度Wl基本上大于约0.5 μ mD
[0055]在一些实施例中，导电通孔102包括第一部分102b和第二部分102c。在一些实施例中，第一部分102b邻近衬底101的第一侧101a，并且第二部分102c邻近衬底101的第二侧101b。在一些实施例中，在第一部分102b和第二部分102c之间设置界面102a。
[0056]在一些实施例中，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，并且第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0057]如在此所使用的，通过诸如X射线衍射(XRD)、电子束散射图案(EBSP)、透射电子显微镜(TEM)或扫描电子显微镜(SEM)的任何传统的颗粒尺寸测量技术测量导电通孔102的“平均颗粒尺寸”。为了以上的任何测量，制备导电通孔102的样本的截面。在一些实施例中，沿着导电通孔102的纵向获得样本的截面。纵向指的是与导电通孔102的最大尺寸平行的方向。在一些实施例中，沿着导电通孔102的横向获得样本的截面。横向指的是与导电通孔102的最大尺寸垂直的方向。在一些实施例中，截面经受以上的任何测量。
[0058]如在此所使用的，用于平均颗粒尺寸测量的“电子束散射图案(EBSP) ”受到计算机分析程序(例如，TSL 0頂分析)的帮助。计算机分析程序的设置包括但不限于15度的颗粒边界错配角、等于或大于0.1的置信指数(Cl)值以及至少5个测试点的最小颗粒尺寸。在一些实施例中，通过平均截面的至少三个不同测试位置上的颗粒尺寸来获得EBSP测量的平均颗粒尺寸。在每个测试位置中测量预定面积。根据不同实施例的特征改变预定面积。每个测试位置远离邻近的测试位置至少1_。在一些实施例中，一个测试位置中的每个测量点之间的间隔为至少5 μπι。在一些实施例中，在20kV的加速电压和10X至500X的放大率下观察经受EBSP测量的制备的样本。在一些实施例中，以70度的倾斜角定位制备的样本。
[0059]如在此所使用的，用于平均颗粒尺寸测量的“透射电子显微镜(TEM)或扫描电子显微镜(SEM) ”受到图像分析程序(例如，CLEMEX Vis1n PE)的帮助。在一些实施例中，通过平均截面的至少三个不同测试位置上的颗粒尺寸来获得TEM或SEM测量的平均颗粒尺寸。在每个测试位置中测量预定面积。根据不同实施例的特征改变预定面积。每个测试位置远离邻近的测试位置至少1_。在一些实施例中，一个测试位置中的每个测量点之间的间隔为至少5 μ m。在一些实施例中，在20kV的加速电压和100X至500X的放大率下观察经受TEM或SEM测量的制备的样本。
[0060]在一些实施例中，分别观察和测量导电通孔102的第一部分102b和第二部分102c的平均颗粒尺寸。在电子显微镜下检查导电通孔102之后，可视化和观察沿着截面AA’的导电通孔102的颗粒结构、沿着截面BB’的第一部分102b的颗粒结构和沿着截面CC’的第二部分102c的颗粒结构。在一些实施例中，在观察沿着AA’的截面之后，沿着AA’的截面在第一部分102b中的颗粒和第二部分102c中的颗粒之间展示出清楚的颗粒尺寸差。
[0061 ] 在一些实施例中，通过截面AA’中的第一部分102b的一个颗粒测量第一部分102b的平均颗粒尺寸，并且通过截面AA’中的第二部分102c的一个颗粒测量第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，而第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0062]图2A示出了基本上贯穿截面BB’的区域的具有同质多晶的导电通孔102的第一部分102b。在一些实施例中，第一部分102b的颗粒尺寸均匀地分布，其中标准偏差小于
0.45。图2B示出了基本上贯穿截面CC’的区域的具有同质多晶的导电通孔102的第二部分102c。在一些实施例中，截面BB’中的第一部分102b的平均颗粒尺寸接近但是不与截面AA’中的第一部分102b的平均颗粒尺寸基本上相同。在一些实施例中，截面CC’中的第二部分102c的平均颗粒尺寸接近但是不与截面AA’中的第二部分102c的平均颗粒尺寸基本上相同。
[0063]参照图1，由于导电通孔102包括平均颗粒尺寸不同的两个部分(102b和102c)，所以导电通孔102包括邻近第一侧1la的基本上平坦的表面102d。在一些实施例中，平坦的表面102d基本上平行于第一侧101a，从而随后设置在导电通孔102上方的其他材料或组件不含隆起或小丘。
[0064]图3A是根据本发明的各个实施例的半导体结构200。半导体结构200包括衬底101和导电通孔102。在一些实施例中，在衬底101中设置若干导电通孔102。例如，在半导体结构200中包括三个导电通孔102。然而，不旨在限制衬底101中的导电通孔102的数量。应该理解，可以在衬底101中设置一个或多个导电通孔102。在一些实施例中，衬底101和导电通孔102具有与图1中类似的配置。
[0065]在一些实施例中，衬底101包括第一侧1la和与第一侧1la相对的第二侧101b。在一些实施例中，衬底101包括设置在衬底101的第二侧1lb上方的器件层101c。在一些实施例中，器件层1lC包括由介电材料围绕的诸如电阻器、电容器等的有源或无源器件。在一些实施例中，器件层1lC的一些器件与导电通孔102电连接。在一些实施例中，导电通孔102从第一侧1la延伸至第二侧1lb并且穿过器件层1lc以电连接导电通孔102与器件层1lc中的一些器件。
[0066]在一些实施例中，导电通孔102延伸穿过衬底101。在一些实施例中，导电通孔102包括铜。在一些实施例中，导电通孔102包括第一部分102b和第二部分102c。第一部分102b邻近第一侧101a。第二部分102c邻近衬底101的器件层101c。
[0067]在一些实施例中，导电通孔102具有宽高比(W1:H1)，宽高比(W1:H1)是导电通孔102的宽度和高度的比率。在一些实施例中，导电通孔102的宽高比(W1:H1)基本上大于约1:3。在一些实施例中，导电通孔102的宽高比(W1:H1)为约1:2至约1:20。在一些实施例中，导电通孔102的第一部分102b的宽度Wl基本上大于约0.3 μπι。在一些实施例中，导电通孔102的第一部分102b的宽度Wl基本上大于约0.5 μπι。在一些实施例中，导电通孔102的第一部分的宽度Wl与导电通孔102的第二部分的宽度W2基本上相同。在一些实施例中，宽度Wl基本上大于宽度W2。
[0068]在一些实施例中，导电通孔102包括位于第一部分102b和第二部分102c之间的界面102a。界面102a示出，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。在一些实施例中，可以通过如上所述的电子显微镜沿着截面AA’观察界面102ao
[0069]在一些实施例中，可以通过如上解释的SEM或其他合适的设备沿着截面(BB’和CC’)观察和测量第一部分102b和第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，并且第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0070]在一些实施例中，在导电通孔102和衬底101之间设置势皇层103或晶种层104。在一些实施例中，势皇层103是沉积在衬底101和晶种层104之间的薄层。势皇层103提升衬底101和形成在晶种层104上的导电通孔102之间的粘附强度。在一些实施例中，势皇层是TaN、Ta、TaSiN, TiN或它们的组合。在一些实施例中，晶种层104是在形成导电通孔102之前沉积的薄层。在一些实施例中，晶种层104包括铜。
[0071]在一些实施例中，半导体结构200包括设置在衬底101上方的介电层105。在一些实施例中，在介电层105内设置若干导电结构。在一些实施例中，导电通孔102延伸穿过介电层105和衬底101以与介电层105中的导电结构或半导体结构200外部的组件电连接。
[0072]在一些实施例中，在导电通孔102的第一部分102b上方设置导电焊盘106。在一些实施例中，导电焊盘106与导电通孔102电连接。在一些实施例中，导电焊盘106配置为接收导电结构或半导体结构200外部的其他组件。在一些实施例中，导电焊盘106的宽度W3基本上大于约3 μπι。在一些实施例中，导电焊盘106的宽度W3为约2 μπι至约6 μπι。
[0073]图3B是根据本发明的各个实施例的半导体结构300。在一些实施例中，半导体结构300包括彼此堆叠的若干衬底101。在一些实施例中，堆叠的衬底101称为堆叠的管芯或堆叠的芯片。在一些实施例中，每个衬底101具有与图1中类似的配置。在一些实施例中，每个衬底101包括处于与图1中类似的配置的若干导电通孔102。在一些实施例中，导电通孔102称为TSV，TSV穿过衬底101。每个导电通孔102包括界面102a、第一部分102b和第二部分102c。在一些实施例中，通过若干导电焊盘106接合和电连接衬底101的导电通孔102。由此，通过导电通孔102和导电焊盘106集成衬底101的电路。
[0074]在一些实施例中，半导体结构300包括中介层或封装衬底502。封装衬底502包括若干接合焊盘502a和若干导电凸块502b。在一些实施例中，接合焊盘502a与邻近中介层502的衬底101的导电焊盘106接合和电连接。由此，通过导电通孔102、导电焊盘106和接合焊盘502a将中介层502的电路与衬底101的电路集成。中介层502的电路和衬底101的电路可以通过导电凸块502b与外部电路集成。在一些实施例中，半导体结构300是三维(3D)集成电路或3D封装件。
[0075]图4是根据本发明的各个实施例的半导体结构400。在一些实施例中，半导体结构400是三维(3D)集成电路或3D封装件。在一些实施例中，半导体结构400包括第一衬底101、第二衬底301和导电通孔102。在一些实施例中，第一衬底101和第二衬底301具有与图1、图3A或图3B中的衬底101类似的配置。
[0076]在一些实施例中，第二衬底301接合在第一衬底101的第一侧1la或第二侧1lb上方。在一些实施例中，第一衬底101和第二衬底301彼此堆叠。在一些实施例中，第一衬底101的第二侧1lb与第二衬底301的第一侧301a接合。在一些实施例中，第一衬底101的第一侧1la与第二衬底301的第二侧301b接合。在一些实施例中，第二衬底301的器件层301c与第一衬底101接合。在一些实施例中，位于第二衬底301上方的介电层305与第一衬底101接合。
[0077]在一些实施例中，在第一衬底101和第二衬底301中设置若干导电通孔102。导电通孔102的部分与第二衬底301连接。在一些实施例中，导电通孔102穿过第一衬底101和第二衬底301，从而使得第一衬底101与第二衬底301集成。在一些实施例中，第一衬底101中的电路通过导电通孔102与第二衬底301中的电路电连接。在一些实施例中，导电通孔102称为TSV，TSV穿过一件以上的衬底(101和301)。
[0078]在一些实施例中，导电通孔102包括第一部分102b、第二部分102c以及设置在第一部分102b和第二部分102c之间的界面102a。在一些实施例中，第一部分102b具有与第二部分102c不同的平均颗粒尺寸。平均颗粒尺寸的测量可以指的是以上解释的方法。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm。在一些实施例中，第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0079]图5是根据本发明的各个实施例的半导体结构500。在一些实施例中，半导体结构500配置为感测入射在半导体结构500上的图像的电磁辐射。在一些实施例中，半导体结构500是图像传感器。在一些实施例中，半导体结构500是互补金属氧化物半导体(CMOS)图像传感器。在一些实施例中，半导体结构500是背侧照明CMOS图像传感器。图像的电磁辐射入射在半导体结构500的背侧500b上。
[0080]在一些实施例中，半导体结构500包括衬底101。在一些实施例中，衬底101包括硅。在一些实施例中，衬底101是CMOS传感器衬底。在一些实施例中，衬底101具有与图1中类似的配置。在一些实施例中，衬底101包括第一侧1la和与第一侧1la相对的第二侧101b。在一些实施例中，第一侧1la称为前侧，并且第二侧1lb称为背侧。
[0081]在一些实施例中，衬底101包括在衬底101的第一侧1la和第二侧1lb之间延伸的第一凹槽loid。在一些实施例中，第一凹槽1ld配置为接收导电材料或介电材料。
[0082]在一些实施例中，衬底101包括光电二极管401。光电二极管401设置在衬底101中。在一些实施例中，光电二极管401配置为检测入射在衬底101的第二侧1lb上的电磁辐射。光电二极管401配置为根据撞击在光电二极管401上的电磁辐射的强度或亮度而生成电信号。在一些实施例中，光电二极管401实现为包括形成在衬底101中的η型掺杂区和形成在η型掺杂区的表面上的重掺杂的P型区的固定层光电二极管以形成ρ-η-ρ结。
[0083]在一些实施例中，衬底101包括隔离构件402。在一些实施例中，隔离构件402是浅沟槽隔离(STI)。在一些实施例中，隔离构件402包括用于分隔和电隔离光电二极管401的氧化物或电介质。在一些实施例中，隔离构件402以栅格方式布置。在一些实施例中，隔离构件402包括氧化硅、氮化硅、氮氧化硅、低k材料等。在一些实施例中，隔离构件402具有从第一侧1la延伸向衬底101的第二侧1lb的深度。
[0084]在一些实施例中，在衬底101上方设置金属栅极403。在一些实施例中，金属栅极403设置在衬底101的第一侧IlOa处。在一些实施例中，金属栅极403包括多晶硅、掺杂的多晶硅、金属栅极材料等。在一些实施例中，金属栅极403是转移晶体管。在一些实施例中，在衬底101的第一侧IlOa上方设置层间电介质(ILD)404。在一些实施例中，ILD 404包括硼磷硅酸盐玻璃(BPSG)或任何其他介电材料。在一些实施例中，ILD 404包括穿过ILD404的第二凹槽404a。在一些实施例中，第二凹槽404a配置为接收导电材料。
[0085]在一些实施例中，在ILD 404或衬底101的第一侧IlOa上方设置金属间电介质(η?)405。在一些实施例中，頂D 405包括由介电层围绕的金属结构405a。在一些实施例中，金属结构405a与衬底101或半导体结构500中的其他导电组件电通信。在一些实施例中，第二凹槽404a设置在Hffi的金属结构405a上方。在一些实施例中，金属结构405a与设置在第二凹槽404a内的导电材料电连接。
[0086]在一些实施例中，在衬底101的第二侧1lb上方设置高介电常数(高k)介电层
406。在一些实施例中，高k介电层406包括氧化铪(IV)(HfO2)、五氧化钽(Ta2O5)等。
[0087]在一些实施例中，在衬底101的第二侧1lb或高k介电层406上方设置介电层
407。在一些实施例中，介电层407包括诸如二氧化硅的氧化物。在一些实施例中，介电层407包括设置在衬底101的第一凹槽1ld内的第三凹槽407a。因此，一些介电层407设置在衬底101的第一凹槽1ld内。
[0088]在一些实施例中，在衬底101和介电层407内设置导电通孔102。导电通孔102穿过衬底101和介电层407。在一些实施例中，导电通孔102也穿过ILD 404。在一些实施例中，导电通孔102设置在衬底101的第一凹槽101d、ILD 404的第二凹槽404a和介电层407的第三凹槽407a内。在一些实施例中，介电层407设置在导电通孔102和衬底101之间。在一些实施例中，导电通孔102电连接至衬底10UILD 404或頂D 405。在一些实施例中，导电通孔102包括诸如铜的导电材料。
[0089]在一些实施例中，导电通孔102称为氧化物通孔(TOV)。在一些实施例中，导电通孔102处于交错或阶段配置。导电通孔102包括沿着半导体结构500的厚度的至少一个阶段。在一些实施例中，导电通孔102沿着半导体结构500的厚度以一致的宽度延伸。在一些实施例中，导电通孔102具有基本上大于约1:3的宽高比(W1:H1)。在一些实施例中，宽高比(W1:H1)为约1:2至约1:20。在一些实施例中，邻近半导体结构500的背侧500b的导电通孔102的宽度Wl基本上大于约0.3 μπι。在一些实施例中，导电通孔102的宽度Wl基本上大于约0.5 μ m。
[0090]在一些实施例中，在导电通孔102和衬底101的第二侧1lb上方设置阻挡层408。在一些实施例中，阻挡层408设置在介电层407上方。在一些实施例中，阻挡层408配置为阻挡预定的电磁辐射。在一些实施例中，阻挡层408包括诸如氮化硅的氮化物。
[0091]在一些实施例中，导电通孔102包括邻近阻挡层408的第一部分102b、邻近衬底101的第一侧1la的第二部分102c以及位于第一部分102b和第二部分102c之间的界面102a。在一些实施例中，第一部分102b设置在衬底101或介电层407内。在一些实施例中，第二部分102c设置在衬底101、介电层407或ILD 404内。在一些实施例中，界面102a设置在衬底101或介电层407内。
[0092]在一些实施例中，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。平均颗粒尺寸的测量可以指的是以上解释的方法。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，并且第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0093]由于导电通孔102的第一部分102b的颗粒生长受到限制，所以导电通孔102将不会过量或从第三凹槽407a突出。因此，阻挡层408可以平滑地设置在导电通孔102和介电层407上方。由此，将最小化或防止在与导电通孔102交界的阻挡层408处形成隆起或小Fr.ο
[0094]在一些实施例中，阻挡层408基本上平行于衬底101的第二侧1lb延伸。在一些实施例中，阻挡层408和导电通孔102之间的第二界面408a基本上平行于衬底101的第二侧101b。由于导电通孔102的第一部分102b具有基本上平坦的表面102d，所以阻挡层408可以平滑地设置在导电通孔102上方。在一些实施例中，阻挡层408和导电通孔102之间的第二界面408a基本上大于约0.3 μ m。
[0095]在一些实施例中，在阻挡层408上方设置组件409。在一些实施例中，组件409包括金属栅格、抗反射涂层、滤色镜、微透镜等。在一些实施例中，金属栅格配置为隔离滤色镜或其他导电组件。在一些实施例中，抗反射涂层配置为当电磁辐射入射在半导体结构500的背侧500b上时减少反射。在一些实施例中，滤色镜配置为允许特定波长范围的电磁辐射穿过。在一些实施例中，微透镜配置为朝着滤色镜聚焦入射在背侧500b上的电磁辐射。
[0096]在本发明中，也公开了制造半导体结构的方法。在一些实施例中，通过方法600形成半导体结构。方法600包括多个操作，并且描述和说明不视为是对操作的顺序的限制。图6是制造半导体结构的方法600的实施例。方法600包括多个操作(601、602和603)。
[0097]在操作601中，如图6A所示，接收或提供衬底101。在一些实施例中，衬底101是硅衬底。在一些实施例中，衬底101具有与图1的半导体结构100中的衬底101类似的配置。在一些实施例中，衬底101包括第一侧1la和与第一侧1la相对的第二侧101b。
[0098]在操作602中，如图6B所示，形成凹槽101e。在一些实施例中，凹槽1le形成在衬底101内并且延伸在衬底101的第一侧1la和第二侧1lb之间。在一些实施例中，通过光刻、蚀刻、激光钻孔或任何其他合适的操作形成凹槽101e。在一些实施例中，凹槽1le具有基本上大于约1:3的宽高比(W1:H1)。在一些实施例中，凹槽1le的宽度基本上大于约0.3μπι。在一些实施例中，设置与凹槽1le共形的势皇层或晶种层。
[0099]在操作603中，如图6C所示，在凹槽1le中设置导电材料以形成导电通孔102。在一些实施例中，通过电镀操作在凹槽1le中设置诸如铜的导电材料。如图6D所示，在电镀操作期间，在电镀的不同阶段(O至X1、Xl至Χ2、Χ2至Χ3、Χ3至Χ4)处向衬底101施加不同电平的电流(Υ1、Υ2、Υ3、Υ4)。在一些实施例中，电镀操作包括多于一个的阶段。在一些实施例中，电流(Υ1、Υ2、Υ3、Υ4)是直流(DC)电流。
[0100]在一些实施例中，在初始阶段(从Os至Xls)处施加初始电流Yl。在一些实施例中，初始电流Yl为约I安(A)。在一些实施例中，在初始阶段(从Os至Xls)之后，在第一阶段(从Xl至Χ2)处施加第一电流Υ2。在一些实施例中，第一电流Υ2为约5Α至约10Α。在一些实施例中，在第一阶段之后，在脉冲阶段(从Χ2至Χ3)处施加脉冲电流Υ3。在一些实施例中，脉冲电流Υ3基本上小于第一电流Υ2。在一些实施例中，脉冲电流Υ3的持续时间(从Χ2至Χ3)基本上小于第一电流Υ2的持续时间(从Xl至Χ2)或初始电流Yl的持续时间(从O至XI)。在一些实施例中，脉冲电流Υ3小于或等于约1Α。在一些实施例中，在脉冲阶段之后，在第二阶段(Χ3至Χ4)处施加第二电流Υ4。在一些实施例中，第二电流Υ4为约30Α至约50Α。在一些实施例中，第二电流Υ4基本上大于初始电流Yl、第一电流Υ2和脉冲电流Υ3。在一些实施例中，脉冲电流Υ3介入于第一电流Υ2和第二电流Υ4之间。在一些实施例中，脉冲电流Υ3介入于电镀操作的任何两个阶段之间。在一些实施例中，脉冲电流Υ3基本上小于第一电流Υ2和第二电流Υ4 ο在一些实施例中，第一电流Υ2介于第二电流Υ4和脉冲电流Υ3之间。在一些实施例中，脉冲电流Υ3的持续时间(从Χ2至Χ3)基本上小于第一电流Υ2的持续时间(从Xl至Χ2)和第二电流Υ4的持续时间(从Χ3至Χ4)。
[0101]由于脉冲电流Υ3介入于电镀操作的任何两个阶段之间，所以导电材料的颗粒生长在自退火期间受到限制。由此，如图6C所示，形成包括界面102a、第一部分102b和第二部分102c的导电通孔102。在一些实施例中，界面102a设置在第一部分102b和第二部分102c之间。在一些实施例中，第一部分102b邻近衬底101的第一侧101a，并且第二部分102c邻近衬底101的第二侧101b。在一些实施例中，第一部分102b具有基本上平坦的表面102d。平坦的表面102d基本上平行于衬底101的第一侧101a，从而使得随后设置的组件可以平滑地设置在导电通孔102和衬底101上。
[0102]根据以上解释的方法测量导电通孔102的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，并且第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0103]在一些实施例中，在形成导电通孔102之后去除载体衬底501。在一些实施例中，通过操作601至603形成如图1中的半导体结构100。
[0104]在一些实施例中，通过方法700形成半导体结构。方法700包括多个操作，并且描述和说明不视为是对操作的顺序的限制。图7是制造半导体结构的方法700的实施例。方法700包括多个操作(701、702、703和704)。
[0105]在操作701中，如图7A所示，接收或提供衬底101。在一些实施例中，衬底101包括第一侧101a、第二侧1lb和器件层101c。在一些实施例中，器件层1lc包括由介电材料围绕的诸如电阻器、电容器等的有源或无源器件。在一些实施例中，操作701类似于操作601。
[0106]在操作702中，如图7B所示，形成凹槽101e。在一些实施例中，凹槽1le延伸在衬底101的第一侧1la和第二侧1lb之间。在一些实施例中，操作702类似于操作602。
[0107]在操作703中，如图7C所示，在凹槽1le中设置势皇层103或晶种层104。在一些实施例中，势皇层103或晶种层104设置为与凹槽1le共形。在一些实施例中，通过诸如电镀、化学镀、物理汽相沉积(PVD)、化学汽相沉积(CVD)或它们的组合的任何合适的操作设置势皇层103。在一些实施例中，通过诸如电镀、化学镀、PVD、CVD或它们的组合的任何合适的操作设置晶种层104。
[0108]在操作704中，如图7D所示，在凹槽1le中设置导电材料以形成导电通孔102。在一些实施例中，操作704类似于操作603。在一些实施例中，通过电镀操作在凹槽1le中或在晶种层104上设置诸如铜的导电材料。如操作603，在电镀操作期间，在电镀的不同阶段(0至父1、乂1至乂2、乂2至乂3、乂3至乂4)处向衬底101施加不同电平的电流(Yl、Y2、Y3、Y4)。如图6D所示，脉冲电流Y3介入于第一电流Y2和第二电流Y4之间。如图7D所示，在电镀操作之后，形成包括界面102a、第一部分102b和第二部分102c的导电通孔102。
[0109]在一些实施例中，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，并且第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0110]在一些实施例中，通过电镀或任何其他合适的操作在导电通孔102的第一部分102b上方设置导电焊盘106。在一些实施例中，第一部分102b具有基本上平坦的表面102d。平坦的表面102d基本上平行于衬底101的第一侧101a。在一些实施例中，在导电通孔102和衬底101的第一侧1la上方设置介电层105。介电层105可以平滑地设置在导电通孔102和衬底101上。在一些实施例中，通过操作701至704形成如图3A中的半导体结构200。
[0111]在一些实施例中，通过方法800形成半导体结构。方法800包括多个操作，并且描述和说明不视为是对操作的顺序的限制。图8是制造半导体结构的方法800的实施例。方法800包括多个操作(801、802、803、804和805)。
[0112]在操作801中，如图8A所示，接收或提供第一衬底101和第二衬底301。在一些实施例中，第一衬底101包括第一侧101a、第二侧1lb和器件层101c。在一些实施例中，第二衬底301包括第一侧301a、第二侧301b和器件层301c。在一些实施例中，第一衬底101具有与第二衬底301类似或不同的配置。在一些实施例中，第一衬底101和第二衬底301具有与图4中类似的配置。在一些实施例中，在第二衬底301的第一侧301a上方设置介电层 305。
[0113]在操作802中，如图8B所示，第一衬底101与第二衬底301接合。在一些实施例中，第一衬底101的一侧与第二衬底301的一侧接合。在一些实施例中，第一衬底101的第一侧1la与第二衬底301的第二侧301b接合。在一些实施例中，第一衬底101的第二侧1lb与第二衬底301的第一侧301a接合。在一些实施例中，第二衬底301的介电层305与衬底101的第二侧1lb或器件层1lc接合。在一些实施例中，通过诸如直接接合、氧化物至氧化物接合、电介质至电介质接合等的任何合适的操作接合第一衬底101和第二衬底301。
[0114]在操作803中，如图8C或图8D所示，形成凹槽101e。在一些实施例中，凹槽1le穿过第一衬底101或第二衬底301。在一些实施例中，通过光刻和蚀刻操作形成凹槽101e。在一些实施例中，去除一些第一衬底101或一些第二衬底301以形成凹槽101e。在一些实施例中，如图SC所示，首先去除一些第一衬底101，并且如图8D所示，然后去除一些第二衬底301。在一些实施例中，凹槽1le处于阶梯或交错配置。在一些实施例中，凹槽1le延伸在衬底101的第一侧1la和第二侧1lb之间。在一些实施例中，凹槽1le延伸在第一衬底101的第一侧1la和第二衬底301的第二侧301b之间。
[0115]在操作804中，如图8E所示，在凹槽1le中设置势皇层103或晶种层104。在一些实施例中，在第一衬底101或第二衬底301内设置势皇层103或晶种层104。在一些实施例中，操作804类似于操作703。
[0116]在操作805中，如图8F所示，在凹槽1le中设置导电材料。在一些实施例中，操作805类似于操作704或603。在一些实施例中，通过电镀操作在凹槽1le中或在晶种层104上设置诸如铜的导电材料。在电镀操作期间，在电镀的不同阶段(O至乂1、乂1至乂2、父2至X3、X3至X4)处向衬底101施加不同电平的电流(Y1、Y2、Y3、Y4)。如图6D所示，脉冲电流Υ3介入于第一电流Υ2和第二电流Υ4之间。如图8F所示，在电镀操作之后，形成包括界面102a、第一部分102b和第二部分102c的导电通孔102。在一些实施例中，界面102a设置在第一衬底101中。
[0117]在一些实施例中，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，并且第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0118]在一些实施例中，在导电通孔102上方设置导电焊盘106。在一些实施例中，在导电通孔102和第一衬底101的第一侧1la上方设置介电层105。在一些实施例中，第一部分102b具有基本上平坦的表面102d。平坦的表面102d基本上平行于衬底101的第一侧1la0介电层105可以平滑地设置在导电通孔102和衬底101上。在一些实施例中，通过操作801至805形成如图4中的半导体结构400。
[0119]在一些实施例中，通过方法900形成半导体结构。方法900包括多个操作，并且描述和说明不视为是对操作的顺序的限制。图9是制造半导体结构的方法900的实施例。方法 900 包括多个操作(901、902、903、904、905、906 和 907)。
[0120]在操作901中，如图9A所示，接收或提供衬底101。在一些实施例中，衬底101包括第一侧1la和第二侧101b。在一些实施例中，在衬底101的第一侧1la上方设置光电二极管401和金属栅极403。在一些实施例中，在衬底101中设置浅沟槽隔离(STI) 402。在一些实施例中，在衬底101的第一侧1la上方设置层间电介质(ILD) 404和金属间电介质(η?)405。在一些实施例中，在衬底101的第二侧1lb上方设置高介电常数(高k)介电层406。在一些实施例中，通过化学汽相沉积(CVD)、物理汽相沉积(PVD)等设置高k介电层 406。
[0121]在操作902中，如图9B所示，形成第一凹槽1lcL在一些实施例中，通过光刻和蚀刻操作形成第一凹槽loid。在一些实施例中，第一凹槽1ld穿过衬底101和高k介电层406。
[0122]在操作903中，如图9C所示，在衬底101的第二侧1lb上方设置介电层407。在一些实施例中，介电层407设置在高k介电层406和第一凹槽1ld上。在一些实施例中，介电层407包括诸如氧化硅的氧化物。
[0123]在操作904中，如图9D所示，形成第三凹槽407a。在一些实施例中，通过光刻和蚀刻操作形成第三凹槽407a。在一些实施例中，第三凹槽407a穿过介电层407。在一些实施例中，第三凹槽407a位于第一凹槽1ld内。在一些实施例中，一些介电层407设置为与第一凹槽1ld共形。
[0124]在操作905中，如图9E所示，形成第二凹槽404a。在一些实施例中，通过光刻和蚀刻操作形成第二凹槽404a。在一些实施例中，第二凹槽404a穿过ILD 404。在一些实施例中，第二凹槽404a与第三凹槽407a连接。在一些实施例中，第二凹槽404a的宽度与第三凹槽407a的宽度基本上相同或不同。在一些实施例中，当形成第二凹槽404a与第三凹槽407a时，暴露金属结构405a的部分。
[0125]在操作906中，如图9F所示，在第二凹槽404a和第三凹槽407a中设置导电材料以形成导电通孔102。在一些实施例中，操作906类似于操作805、704或603。在一些实施例中，通过电镀操作在第二凹槽404a和第三凹槽407a中设置诸如铜的导电材料。在电镀操作期间，在电镀的不同阶段(O至X1、X1至X2、X2至X3、X3至X4)处向衬底101施加不同电平的电流(Y1、Y2、Y3、Y4)。如图6D所示，脉冲电流Υ3介入于第一电流Υ2和第二电流Υ4之间。如图9F所不，在电镀操作之后，形成包括界面102a、第一部分102b和第二部分102c的导电通孔102。在一些实施例中，界面102a设置在介电层407中。
[0126]在一些实施例中，第一部分102b的平均颗粒尺寸与第二部分102c的平均颗粒尺寸基本上不同。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于第二部分102c的平均颗粒尺寸。在一些实施例中，第一部分102b的平均颗粒尺寸基本上大于约300nm，并且第二部分102c的平均颗粒尺寸基本上小于约300nm。
[0127]在操作907中，如图9G所示，在导电通孔102的第一部分102b和介电层407上方设置阻挡层408。由于第一部分102b具有基本上平坦的表面102d，所以阻挡层408可以平滑地设置在导电通孔102和介电层407上。在一些实施例中，平坦的表面102d基本上平行于衬底101的第二侧101b。在一些实施例中，在导电通孔102的第一部分102b和阻挡层408之间设置第二界面408a。在一些实施例中，第二界面408a基本上平行于衬底101的第二侧 1lb0
[0128]在一些实施例中，在阻挡层408上方设置组件409。在一些实施例中，组件409包括金属栅格、抗反射涂层、滤色镜、微透镜等。在一些实施例中，通过诸如CVD、溅射等的任何合适的操作设置金属栅格。在一些实施例中，通过旋涂、溅射或任何其他合适的操作设置抗反射涂层和滤色镜。在一些实施例中，通过光刻、反应离子蚀刻(RIE)或任何其他合适的操作形成微透镜。在一些实施例中，通过操作901至907形成如图5中的半导体结构500。
[0129]在本发明中，公开了改进的半导体结构。半导体结构包括穿过衬底的导电通孔。通过电镀操作在凹槽中设置导电通孔。在电镀操作期间，施加低脉冲电流，并且脉冲电流介入于电镀的阶段之间。在电镀操作期间施加低脉冲电流导致在导电通孔中形成界面。该界面设置在具有不同平均颗粒尺寸的两个部分之间。导电通孔的其中一个部分比另一部分具有更大的平均颗粒尺寸。此外，在电镀操作的阶段之间介入低脉冲电流限制或控制了自退火期间的导电通孔的颗粒生长。因此，导电通孔将不强迫和破坏随后设置在导电通孔上方的阻挡层或其他材料。因此，将最小化或防止在导电通孔处或上方形成隆起。将增强组件之间的粘附和电连接，并且因此也将改进半导体器件的可靠性。
[0130]在一些实施例中，一种半导体结构包括:衬底，包括第一侧、与第一侧相对的第二侧和位于第二侧上方的器件层；以及导电通孔，延伸穿过衬底并且包括邻近第一侧的第一部分和邻近器件层的第二部分，其中，导电通孔包括位于第一部分和第二部分之间的界面，第一部分的平均颗粒尺寸与第二部分的平均颗粒尺寸基本上不同。
[0131]在一些实施例中，第一部分的平均颗粒尺寸基本上大于第二部分的平均颗粒尺寸。在一些实施例中，第一部分的平均颗粒尺寸基本上大于约300nm，并且第二部分的平均颗粒尺寸基本上小于约300nm。在一些实施例中，导电通孔的宽高比基本上大于约1: 3。在一些实施例中，导电通孔的第一部分的宽度基本上大于约0.3 μ m。在一些实施例中，导电通孔的第一部分的宽度与导电通孔的第二部分的宽度基本上相同。在一些实施例中，导电通孔包括铜。在一些实施例中，半导体结构还包括设置在导电通孔和衬底之间的势皇层或晶种层。在一些实施例中，半导体结构还包括接合在衬底的第一侧或第二侧上方的第二衬底，其中，导电通孔的部分与第二衬底连接。在一些实施例中，半导体结构还包括设置在导电通孔的第一部分上方的导电焊盘，并且导电焊盘的宽度基本上大于约3 μπι。在一些实施例中，半导体结构还包括设置在衬底上方的介电层，并且导电通孔延伸穿过介电层和衬底。
[0132]在一些实施例中，一种半导体结构包括:衬底，包括第一侧和与第一侧相对的第二侧；导电通孔，穿过衬底；以及阻挡层，设置在第二侧和导电通孔上方，并且配置为阻挡预定的电磁辐射，其中，导电通孔包括邻近阻挡层的第一部分、邻近衬底的第一侧的第二部分以及位于第一部分和第二部分之间的界面，其中，第一部分的平均颗粒尺寸与第二部分的平均颗粒尺寸基本上不同。
[0133]在一些实施例中，阻挡层基本上平行于衬底的第二侧延伸。在一些实施例中，阻挡层和导电通孔之间的第二界面基本上大于约0.3 μ m。在一些实施例中，第一部分的平均颗粒尺寸基本上大于约300nm，并且第二部分的平均颗粒尺寸基本上小于约300nm。
[0134]在一些实施例中，一种制造半导体结构的方法包括:接收衬底，衬底包括第一侧和与第一侧相对的第二侧；形成在第一侧和第二侧之间延伸的凹槽；在凹槽中设置导电材料以形成导电通孔，其中，导电通孔包括界面、邻近第一侧的第一部分和邻近第二侧的第二部分，界面设置在第一部分和第二部分之间，第一部分的平均颗粒尺寸与第二部分的平均颗粒尺寸基本上不同。
[0135]在一些实施例中，设置导电材料包括以第一电流、第二电流以及介入于第一电流和第二电流之间的脉冲电流电镀导电材料，脉冲电流基本上小于第一电流和第二电流，第一电流介于第二电流和脉冲电流之间。在一些实施例中，设置导电材料包括以第一电流、第二电流以及介入于第一电流和第二电流之间的脉冲电流电镀导电材料，脉冲电流的持续时间基本上小于第一电流的持续时间和第二电流的持续时间。在一些实施例中，该方法还包括在导电通孔的第一部分上方设置阻挡层。在一些实施例中，在导电材料的自退火之后形成导电通孔。
[0136]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种半导体结构，包括: 衬底，包括第一侧、与所述第一侧相对的第二侧和位于所述第二侧上方的器件层；以及导电通孔，延伸穿过所述衬底，并且包括邻近所述第一侧的第一部分和邻近所述器件层的第二部分， 其中，所述导电通孔包括位于所述第一部分和所述第二部分之间的界面，所述第一部分的平均颗粒尺寸与所述第二部分的平均颗粒尺寸基本上不同。2.根据权利要求1所述的半导体结构，其中，所述第一部分的平均颗粒尺寸基本上大于所述第二部分的平均颗粒尺寸。3.根据权利要求1所述的半导体结构，其中，所述第一部分的平均颗粒尺寸基本上大于约300nm，并且所述第二部分的平均颗粒尺寸基本上小于约300nm。4.根据权利要求1所述的半导体结构，其中，所述导电通孔的宽高比基本上大于约1:3。5.根据权利要求1所述的半导体结构，其中，所述导电通孔的所述第一部分的宽度基本上大于约0.3 μπι。6.根据权利要求1所述的半导体结构，其中，所述导电通孔的所述第一部分的宽度与所述导电通孔的所述第二部分的宽度基本上相同。7.根据权利要求1所述的半导体结构，其中，所述导电通孔包括铜。8.根据权利要求1所述的半导体结构，还包括设置在所述导电通孔和所述衬底之间的势皇层或晶种层。9.一种半导体结构，包括: 衬底，包括第一侧和与所述第一侧相对的第二侧； 导电通孔，穿过所述衬底；以及 阻挡层，设置在所述第二侧和所述导电通孔上方，并且配置为阻挡预定的电磁辐射，其中，所述导电通孔包括邻近所述阻挡层的第一部分、邻近所述衬底的所述第一侧的第二部分以及位于所述第一部分和所述第二部分之间的界面，其中，所述第一部分的平均颗粒尺寸与所述第二部分的平均颗粒尺寸基本上不同。10.一种制造半导体结构的方法，包括: 接收衬底，所述衬底包括第一侧和与所述第一侧相对的第二侧； 形成在所述第一侧和所述第二侧之间延伸的凹槽； 在所述凹槽中设置导电材料以形成导电通孔， 其中，所述导电通孔包括界面、邻近所述第一侧的第一部分和邻近所述第二侧的第二部分，所述界面设置在所述第一部分和所述第二部分之间，所述第一部分的平均颗粒尺寸与所述第二部分的平均颗粒尺寸基本上不同。
【文档编号】H01L23/552GK106057756SQ201510736644
【公开日】2016年10月26日
【申请日】2015年11月2日
【发明人】方立言, 黄志昌, 曹荣志, 梁耀祥, 林俞谷
【申请人】台湾积体电路制造股份有限公司