包括以三维堆叠布置接合的集成电路装置的电子封装件的制作方法
【专利摘要】本发明提供一种电子封装件，包括：多个垂直堆叠的集成电路(IC)装置，包括第一IC装置以及第二IC装置。该电子封装件还包括将该第一IC装置的一侧完全耦接至该第二IC装置的一侧的部分的第一接合层。不与该第一IC装置的该一侧耦接的该第二IC装置的该侧的其余部分包括天线。
【专利说明】
包括以三维堆叠布置接合的集成电路装置的电子封装件
技术领域
[0001]本揭露通常涉及数据处理，尤其涉及电子封装件以及形成电子封装件的方法，该电子封装件包括以三维堆叠布置接合的多个集成电路装置。
【背景技术】
[0002]为了在二维区域内容置更多的集成电路(integrated circuit; IC)装置，将独立的IC装置与其它组件集成并堆叠成单个三维(3D)电子封装件。在三维电子封装件中，堆叠内的IC装置可以若干方式互连。例如，在各IC装置的表面形成的接合垫可与普通衬底或该堆叠中的其它IC装置打线接合。另一个例子是所谓的“微凸块(micro-bump)”三维封装件，其中，各IC装置包括若干微凸块，该些微凸块例如沿该IC装置的外侧边缘路由至电路板。
[0003]互连该堆叠内的IC装置的另一种方式是使用衬底通孔(through-substrate via；TSVhTSV延伸穿过衬底，从而电性互连不同IC装置上的电路。与其它技术相比，此类衬底通孔互连可在互连密度方面提供优势。除了在三维IC装置堆叠中的应用以外，衬底通孔互连也可通过提供与晶圆背侧的极低电阻接地接触以及增强的散热功能来增加天线通信装置的性能。
[0004]尽管天线通信装置可从IC堆叠技术获益，但已证明，辐射及接收天线结构须置于IC装置的前侧或背侧的典型要求对于该堆叠内的其它IC装置的封装很具有挑战性。
【发明内容】
[0005]本发明提供一种电子封装件，包括:多个垂直堆叠的集成电路(integratedcircuit; IC)装置，包括第一IC装置以及第二IC装置。该电子封装件还包括将该第一IC装置的一侧完全耦接至该第二 IC装置的一侧的部分的第一接合层。不与该第一 IC装置的该一侧耦接的该第二 IC装置的该侧的其余部分包括天线。
[0006]通过仅将该第二IC装置的一侧的部分耦接至该第一 IC装置的整侧，在该第一 IC装置与该第二 IC装置之间形成缺口(gap)，以设置该第二 IC装置的该天线。因此，针对该天线形成缺口允许具有该天线的该第二 IC装置与该堆叠中的该第一 IC装置密切耦接，从而提供上述三维封装的密度优势。
[0007]从下面对附图中所显示的示例实施例的更详细说明将清楚这里所说明的上述及其它目的、特征以及优点，附图中类似的附图标记通常表示示例实施例的类似部件。
【附图说明】
[0008]图1A提供一个示意图，显示依据这里所述的实施例包括以三维(3D)堆叠布置接合的多个集成电路(IC)装置的示例电子封装件的不同层面的剖切视图。
[0009]图1B提供一个示意图，显示图1A的第二IC装置的不同层面的剖切视图，依据这里所述的实施例，该第二 IC装置可与三维堆叠布置中的一个或多个额外IC装置接合。
[0010]图1C提供一个示意图，显示图1A的第一IC装置的不同层面的剖切视图，依据这里所述的实施例，该第一 IC装置可与三维堆叠布置中的一个或多个额外装置接合。
[0011]图2提供一个示意图，显示依据这里所述的实施例包括以三维堆叠布置接合的多个IC装置的另一个示例电子封装件的不同层面的剖切视图。
[0012]图3提供一个示意图，显示依据这里所述的实施例包括以三维堆叠布置接合的多个IC装置的另一个示例电子封装件的不同层面的剖切视图。
[0013]图4提供一个示意图，显示依据这里所述的实施例包括以三维堆叠布置接合的多个IC装置的另一个示例电子封装件的不同层面的剖切视图。
[0014]图5提供一个流程图，显示依据这里所述的实施例形成包括以三维堆叠布置接合的多个IC装置的电子封装件的示例方法。
[0015]图6提供一个流程图，显示依据这里所述的实施例形成包括以三维堆叠布置接合的多个IC装置的电子封装件的又一个示例方法。
【具体实施方式】
[0016]为进一步解释，图1A提供一个示意图，显示依据这里所述的实施例包括以三维(3D)堆叠布置接合的多个集成电路(IC)装置的示例电子封装件(100)的不同层面的剖切视图。在图1A的例子中，电子封装件(100)包括第一IC装置(102)以及第二IC装置(104)。
[0017]为进一步解释，图1B提供一个示意图，显示图1A的第二IC装置(104)的不同层面的剖切视图，且图1C提供一个示意图，显示图1A的第一IC装置(102)的不同层面的剖切视图。
[0018]图1A至IC的第一 IC装置(102)及第二 IC装置(104)可通过通常实施于半导体装置制造中的已知制程步骤来形成或制造。下面举例说明示例制程步骤及材料，不过，应当理解，可使用本领域技术人员的技艺内的替代步骤来取代此类例子。
[0019]—般来说，半导体装置制造是用以形成存在于日常电性及电子装置中的集成电路的制程。通常，半导体装置制造包括光刻及化学制程步骤的多步骤序列，在此期间，电子电路顺序形成于由例如半导体及绝缘体的材料制成的晶圆上。硅或GaAs(砷化镓)几乎总是用于包含主动装置(例如晶体管)的晶圆，而各种复合半导体或者具有半导体沉积于其上的例如石英玻璃或蓝宝石等绝缘体也可用于专门应用。在特定实施例中，可使用硅晶圆。典型的娃晶圆由极纯娃制成，该极纯娃通过柴可拉斯基(Czochral ski)或浮区(float zone)制程生长成直径达450毫米(稍小于18英寸)的单结晶柱体晶锭(ingot)(晶棒(boule))。接着，将这些晶锭切成约0.75毫米厚的晶圆并抛光，以获得很规则且平坦的表面。
[0020]在典型的半导体装置制造中，各种制程步骤落入四种常规类型:沉积、移除、图案化以及电性属性改性。沉积是生长、涂布或以其它方式转移材料至晶圆上的任意制程。可用的技术包括物理气相沉积(physical vapor deposit1n；PVD)、化学气相沉积(chemicalvapor deposit1n ； CVD)、电化学沉积(electrochemical deposit1n;ECD)、分子束外延(molecular beam epitaxy;MBE)以及最近的原子层沉积(atomic layer deposit1n；ALD)等。移除是自晶圆移除材料的任意制程，例子包括蚀刻制程(湿式或干式)以及化学-机械平坦化(chemical-mechanical planarizat1n;CMP)。图案化是沉积材料的成形或改变，且通常被称为光刻。例如，在传统光刻中，使用被称为光阻的化学剂涂布晶圆；接着，被称为步进机(stepper)的机器聚焦、对准并移动掩膜，以将下方晶圆的选择部分暴露于短波长光;通过显影液清洗掉暴露区域。在蚀刻或其它制程以后，通过等离子灰化移除剩余的光阻。电性属性的改性历来需要掺杂晶体管源极及漏极(最初通过扩散炉，后来通过离子注入)。在这些掺杂制程之后执行炉退火，或者，在先进装置中，执行快速热退火(rapid thermalannealing;RTA);退火用以活化所注入的掺杂物。现在，电性属性的改性也扩展至通过曝光于紫外制程(UV processing;UVP)中的紫外光来降低低k绝缘体中的材料介电常数。
[0021]通常，前端工艺(front-end-of-line;FEOL)是IC制造的第一部分，其中，在半导体中图案化各装置(晶体管、电容器、电阻器等)。前端工艺通常被认为涵盖直至(但不包括)沉积金属互连层的所有步骤。例如，典型的前端工艺可能包含形成完全隔离的CMOS元件所需的CMOS制造的所有制程:选择要使用的晶圆的类型;化学-机械平坦化并清洗晶圆；浅沟槽隔离(shallow trench isolat1n; STI);讲形成；栅极模块形成；以及源极及漏极模块形成。
[0022]各种半导体装置一经形成，即必须互连该些装置，以形成想要的电性电路。这发生于总称为后端工艺(back end of line;BE0L)的一系列晶圆制程步骤中。后端工艺制程包括形成由介电层隔离的金属互连线。该后端工艺是IC制造的第二部分，其中，各装置(晶体管、电容器、电阻器等)与晶圆上的线路互连。后端工艺通常开始于在晶圆上沉积第一金属层时。后端工艺包括接触、绝缘层(介电质)、金属层，以及IC装置-封装件连接的接合位点。在典型的系统中，后端工艺可包括下列步骤的其中一些或全部:硅化源漏区及多晶硅区；添加介电质(首先，较下层是前金属介电质(pre-metal dielectric;PMD)-以将金属与娃及多晶硅隔离)；CMP(化学机械平坦化)制程;在PMD(前金属介电质)中制作孔;添加金属层;添加第二介电质；穿过介电质制造过孔(via)，以将较下金属与较高金属连接;通过金属CVD(化学气相沉积)制程填充过孔;针对所有金属层重复步骤；以及添加最终的钝化层，以保护IC
目.ο
[0023]例如，图1A至IC的各IC装置(102，104)可具有前端工艺(FEOL)区，其中，在半导体衬底(例如块体衬底或绝缘体上半导体衬底)中形成主动装置(例如晶体管)。也就是说，各该IC装置可包括一个或多个半导体装置。图1A至IC的IC装置(102，104)的前端工艺区包括图1A至IC中的TSV(156)以及周围衬底和/或阻挡层(通常显示为158) JSV(ISe)通常与衬底158绝缘，不过，接地至衬底(158)的TSV (156)可例如于衬底(158)与所关注的射频频率充分绝缘时使用。通过在后端工艺(BEOL)区(171)上形成的数个线路层来制作与衬底中的主动装置的电性连接，该后端工艺区通常包括通过垂直过孔与其它线路连接的连续较大的铜线路层。在特定实施例中，在制程期间，在完成后端工艺构造以后，显露这些TSV，接着显露研磨侧(grindside)线路垫或重布层。在TSV显露之前或之后，钝化并配置该IC装置以进行外部连接。在图1A至IC的例子中，该第一IC装置及该第二IC装置经配置以通过金属着陆垫(152)与焊料连接(150)(例如受控塌陷IC装置连接(C4)接合)来外部连接至另一个IC装置。可使用其它类型的连接，例如铜柱或平面铜。TSV可在晶圆薄化之前自晶圆前侧形成，或者在晶圆薄化之后自晶圆后侧形成。
[0024]在图1A至IC的例子中，第二IC装置(104)还包括例如通过射频(rad1 frequency；RF)与其它IC装置通信的天线(120)。依据不同实施例，该天线可通过在该IC装置形成的后端工艺(BEOL)部分中所制造的组件或者通过绝缘的衬底通孔(TSV)来形成。在特定实施例中，该天线可由金属线、C4接合或铜柱形成。依据使用该天线的该IC装置的要求，该天线可能需要位于该IC装置的正面或背面。在图1A至IC的例子中，该天线位于该装置、芯片或晶圆的下侧。本领域的技术人员将意识到，该天线可设于该装置、芯片或晶圆的下侧或上侧，下面将作进一步详细解释。
[0025]在形成IC装置以后，作为组装三维电子封装件的部分，可将IC装置组合在一起。在图1A至IC的例子中，第一IC装置(102)与第二IC装置(104)通过第一接合层(106)耦接，以形成三维堆叠布置。三维堆叠布置是指IC装置的垂直堆叠。与将IC装置水平并排置于板上相反，垂直堆叠IC装置允许IC装置占据较少空间且与其它IC装置及组件具有较大的连接。如上所述，在三维电子封装件中，IC装置可通过包括使用接合垫及微凸块(如图1A中所示)或者使用接合垫(如图2中所示)的若干方式互连。TSV用于穿过芯片的连接。TSV是完全穿过硅晶圆或IC裸芯片的垂直电性连接(过孔)。与例如封装件上封装件(package-on-package)的替代相比，使用TSV形成三维封装件及三维集成电路的其中一个原因是因为过孔的密度大体较高，以及因为连接的长度较短。在图1C的例子中，各该IC装置包括用以通过接合层
(106)与另一个IC装置电性连接的TSV(156)。
[0026]在图1C的例子中，第一接合层(106)将第一IC装置(102)的一侧(140)完全耦接至第二 IC装置(104)的一侧的部分(第一部分130)。如图1C中所示，不与该第一 IC装置的该一侧耦接的第二 IC装置(104)的该侧的其余部分(第二部分132)包括天线(120)。也就是说，依据此三维布置接合在一起的IC装置经堆叠以使IC装置的天线暴露且不被另一个IC装置的接合层或衬底覆盖。换句话说，依据不同的实施例，在IC装置之间形成缺口(199)，从而可暴露一个IC装置的天线。为该天线形成缺口将使该IC装置能够与三维堆叠中的另一个IC装置密切耦接，从而增加三维封装的密度。针对该天线的此缺口防止RF信号在衬底(158)中衰减。而且，与覆盖天线于衬底或其它材料中相比，针对天线形成缺口允许更好的信号接收及传输。下面将更详细解释，依据不同实施例，IC装置可被定位并接合一起，以针对天线在IC装置之间形成缺口，从而使该天线可暴露于IC装置的正面或背面上。所示缺口(199)处于开放环境，也就是空气，但它可通过低射频损耗钝化剂(例如介电质或聚合物)密封，该低射频损耗钝化剂允许射频信号自该天线传送至相邻芯片或装置。图1A至IC显示焊料凸块(150)与金属着陆垫(152)连接而图2显示铜柱(172)与金属垫(152)连接。
[0027]为进一步解释，图2提供一个示意图，显示依据这里所述的实施例包括以三维堆叠布置接合的多个IC装置的另一个示例电子封装件(200)的不同层面的剖切视图。图2的电子封装件(200)与图1的电子封装件(100)类似之处在于图2的电子封装件(200)也包括通过第一接合层(106)耦接在一起的第一 IC装置(102)与第二 IC装置(104)。
[0028]不过，在图2的例子中，第一IC装置(102)包括铜柱(172)而不是C4连接(150)来与第二IC装置(104)接合。在此例子中，各该IC装置包括铜柱(172)以接合另一个IC装置，将该第一 IC装置与该第二 IC装置耦接的该第一接合层中的金属-金属接合或者金属连接材料。不论两个IC装置(102，104)之间的连接类型，依据不同的实施例，天线(120)仍暴露于两个IC装置(102，104)之间的缺口中。
[0029]为进一步解释，图3提供一个示意图，显示依据这里所述的实施例包括以三维堆叠布置接合的多个IC装置的另一个示例电子封装件(300)的不同层面的剖切视图。图3的电子封装件(300)与图2的电子封装件(200)的类似之处在于图3的电子封装件(300)也包括通过第一接合层(106)耦接在一起的第一 IC装置(302)与第二 IC装置(104)。
[0030]不过，在图3的例子中，第一IC装置(302)不同于图1的第一IC装置(102)之处在于图3的第一IC装置(302)具有被移除的后端工艺区，以使第一IC装置(102)的TSV(156)通过外部连接器铜柱(172)在各侧上耦接以与其它IC装置接合。另外，电子封装件(300)还包括通过第三接合层(310)耦接在一起的第三IC装置(304)与第四IC装置(314)。本领域的技术人员将意识到，依据本揭露的实施例可使用任意数目的IC装置，并且选择图3的四个IC装置用以说明目的而非限制。在其它实施例中(未显示)，依据这里提供的其它例子可堆叠额外的IC装置。在此例子中，第三IC装置(304)通过第二接合层(306)也与第一IC装置(302)耦接，该第二接合层将第一 IC装置(302)的另一侧完全耦接至第三IC装置(304)的一侧的部分。不与第一 IC装置(302)的该另一侧耦接的第三IC装置(304)的该侧的其余部分包括第二天线(320)。在图3的例子中，第二IC装置(104)的第一天线(120)位于该第二IC装置的该侧的其余部分(132)的正面上，且第二天线(320)位于第三IC装置(304)的该侧的其余部分(也就是不与该第一 IC装置连接的部分)的背面上。
[0031]为进一步解释，图4提供一个示意图，显示依据这里所述的实施例包括以三维堆叠布置接合的多个IC装置的另一个示例电子封装件的不同层面的剖切视图。图4的电子封装件(400)与图3的电子封装件(300)的类似之处在于图4的电子封装件(400)也包括通过第一接合层(106)耦接在一起的第一 IC装置(302)与第二 IC装置(104);通过第三接合层(310)耦接在一起的第三IC装置(404)与第四IC装置(314);以及将第三IC装置(404)与第一IC装置(302)耦接在一起的第二接合层(306)。
[0032]不过，在图4的例子中，第三IC装置(404)不同于图3的第三IC装置(304)之处在于图4的第三IC装置(404)具有位于第三IC装置(404)的该侧的其余部分的正面上的第二天线(420)。也就是说，在图4的例子中，第二IC装置(104)的第一天线(120)位于该第二IC装置的该侧的其余部分的正面上，且第二天线(420)位于不被第三接合层(310)覆盖的第三IC装置(404)的该侧的其余部分的正面上。
[0033]为进一步解释，图5提供一个流程图，显示依据这里所述的实施例形成包括以三维堆叠布置接合的多个IC装置的电子封装件的示例方法。图5的方法包括定位(posit1ning)(502)第一 IC装置与第二 IC装置垂直对齐。定位(502)第一 IC装置与第二 IC装置垂直对齐可通过以下步骤执行:识别包括天线的IC装置;识别小于具有该天线的该IC装置的另一个IC装置;将该两个IC装置垂直对齐，以使包括该天线的该IC装置的部分悬于不具有该天线的该另一个IC装置或耦接该两个IC装置的接合层上方，或者未被其覆盖。也就是说，定位该两个IC装置包括在该两个IC装置之间形成缺口，以通过该三维电子封装件中的IC装置的垂直堆叠，使该天线不被接合、衬底或任意其它组件或者IC装置阻挡。
[0034]图5的方法还包括在该第一IC装置与该第二 IC装置之间形成(504)第一接合层。在该第一 IC装置与该第二 IC装置之间形成(504)第一接合层可通过以下步骤执行:施加连接金属材料，该连接金属材料将该两个IC装置的衬底或金属组件接合在一起;在该两个IC组件之间施加焊料连接;在该两个IC装置之间连接一个或多个TSV。如上所述的定位该IC装置，依据实施例，还施加该接合层，使该接合层不会覆盖或阻挡该天线。例如，依据不同实施例，该接合层将该第一 IC装置的一侧完全耦接至该第二 IC装置的一侧的部分，其中，不与该第一 IC装置的该一侧耦接的该第二 IC装置的该侧的其余部分包括天线。
[0035]为进一步解释，图6是一个流程图，显示依据这里所述的实施例包括以三维堆叠布置接合的多个IC装置的电子封装件的又一个示例形成方法。图6的方法与图5的方法的类似之处在于图6的方法也包括定位(502)第一IC装置与第二IC装置垂直对齐；以及在该第一IC装置与该第二 IC装置之间形成(504)第一接合层。
[0036]不过，图6的方法还包括定位(602)第三IC装置与该第二IC装置及该第一 IC装置垂直对齐。定位(602)该第三IC装置与该第二 IC装置及该第一 IC装置垂直对齐可通过以下步骤执行:识别包括天线的IC装置;识别小于具有该天线的该IC装置的另一个IC装置;垂直对齐该两个IC装置，以使包括该天线的该IC装置的部分悬于不具有该天线的该另一个IC装置或耦接该两个IC装置的接合层上方，或者未被其覆盖。也就是说，定位该两个IC装置包括在该两个IC装置之间形成缺口，以通过该三维电子封装件中的IC装置的垂直堆叠，使该天线不被接合、衬底或任意其它组件或者IC装置阻挡。
[0037]图6的方法还包括形成(604)将该第一IC装置的另一侧完全耦接至该第三IC装置的一侧的部分的第二接合层，其中，不与该第一 IC装置的该另一侧耦接的该第三IC装置的该侧的其余部分包括天线。形成(604)将该第一 IC装置的另一侧完全耦接至该第三IC装置的一侧的部分的第二接合层可通过以下步骤执行:施加连接金属材料，该连接金属材料将该两个IC装置的衬底或金属组件接合在一起;在该两个IC组件之间施加焊料连接;在该两个IC装置之间连接一个或多个TSV。如上所述的定位该IC装置，依据实施例，还施加该接合层，使该接合层不会覆盖或阻挡该天线。例如，依据不同实施例，该接合层将该第一 IC装置的一侧完全耦接至该第二IC装置的一侧的部分，其中，不与该第一IC装置的该一侧耦接的该第二 IC装置的该侧的其余部分包括天线。
[0038]针对上述解释，读者将意识到，依据这里所述的实施例包括以三维(3D)堆叠布置接合的多个垂直堆叠IC装置的电子封装件的益处包括针对天线形成缺口，以使具有天线的IC装置能够与三维堆叠中的另一个IC装置密切耦接，从而提供三维封装的密度优势。而且，与覆盖天线于衬底或其它材料相比，针对天线形成缺口允许更好的信号接收及传输。
[0039]尽管本揭露通过参照一个或多个特定实施例来说明，但本领域的技术人员将理解，可作各种变更并可以等同物替代其元件而不背离本揭露的范围。另外，可作许多修改来使特定的情形或材料适应本揭露的教导，而不背离其基本范围。因此，意图是本揭露不限于任意特定的实施例，而是本揭露将包括落入所附权利要求范围内的所有实施例。因此，本揭露的范围仅受所附权利要求书的语言的限制。
【主权项】
1.一种电子封装件，包括: 多个垂直堆叠的集成电路(integrated circuit; IC)装置，包括第一IC装置及第二IC装置；以及 第一接合层，将该第一IC装置的一侧完全耦接至该第二IC装置的一侧的部分;其中，不与该第一 IC装置的该一侧耦接的该第二 IC装置的该侧的其余部分包括天线。2.如权利要求1所述的电子封装件，其中，该第一IC装置包括至少一个半导体装置且该第二 IC装置包括至少一个半导体装置;其中，该第一 IC装置的该至少一个半导体装置与该第二 IC装置的该至少一个半导体装置通过垂直绝缘的衬底通孔耦接在一起。3.如权利要求1所述的电子封装件，其中，该第一接合层包括将该第一IC装置直接耦接至该第二 IC装置的金属连接材料。4.如权利要求1所述的电子封装件，其中，该第一接合层包括将该第一IC装置耦接至该第二 IC装置的一个或多个受控塌陷IC装置连接(C4)接合、铜柱或者金属着陆垫。5.如权利要求1所述的电子封装件，其中，该天线通过在该集成电路装置形成的后端工艺(back end of line;BE0L)部分中所制造的组件形成于该第二IC装置上。6.如权利要求1所述的电子封装件，其中，该天线通过绝缘的衬底通孔(throughsubstrate via ;TSV)形成于该第二IC装置上。7.如权利要求1所述的电子封装件，其中，该多个垂直堆叠的集成电路装置还包括第三IC装置；以及 其中，该电子封装件还包括将该第一IC装置的另一侧完全耦接至该第三IC装置的一侧的部分的第二接合层;其中，不与该第一 IC装置的该另一侧耦接的该第三IC装置的该侧的其余部分包括天线。8.如权利要求7所述的电子封装件，其中，该第二IC装置的该天线位于该第二IC装置的该侧的其余部分的正面上；以及 其中，该第三侧的该天线位于该第三IC装置的该侧的其余部分的背面上。9.如权利要求7所述的电子封装件，其中，该第二IC装置的该天线位于该第二IC装置的该侧的其余部分的正面上；以及 其中，该第三IC装置的该天线位于该第三IC装置的该侧的其余部分的正面上。10.—种形成包括多个垂直堆叠集成电路(IC)装置的电子封装件的方法，该方法包括: 定位第一IC装置与第二IC装置垂直对齐；以及 在该第一 IC装置与该第二 IC装置之间形成第一接合层;该第一接合层将该第一 IC装置的一侧完全耦接至该第二IC装置的一侧的部分;其中，不与该第一IC装置的该一侧耦接的该第二 IC装置的该侧的其余部分包括天线。11.如权利要求10所述的方法，其中，该第一IC装置包括至少一个半导体装置且该第二IC装置包括至少一个半导体装置；以及 其中，该第一 IC装置的该至少一个半导体装置与该第二 IC装置的该至少一个半导体装置通过垂直绝缘的衬底通孔(TSV)耦接在一起。12.如权利要求10所述的方法，其中，该第一接合层包括将该第一IC装置直接耦接至该第二 IC装置的金属连接材料。13.如权利要求10所述的方法，其中，该第一接合层包括将该第一IC装置耦接至该第二IC装置的一个或多个受控塌陷IC装置连接(C4)接合、铜柱或者金属着陆垫。14.如权利要求10所述的方法，其中，该天线通过在该集成电路装置形成的后端工艺(BEOL)部分中所制造的组件形成于该第二 IC装置上。15.如权利要求10所述的方法，其中，该天线通过绝缘的衬底通孔(TSV)形成于该第二IC装置上。16.如权利要求10所述的方法，其中，该电子封装件还包括第三IC装置;其中，该方法还包括: 定位该第三IC装置与该第二IC装置以及该第一IC装置垂直对齐；以及 形成将该第一 IC装置的另一侧完全耦接至该第三IC装置的一侧的部分的第二接合层，其中，不与该第一 IC装置的该另一侧耦接的该第三IC装置的该侧的其余部分包括天线。17.如权利要求10所述的方法，其中，该第二IC装置的该天线位于该第二IC装置的该侧的其余部分的正面上；以及 其中，该第三IC装置的该天线位于该第三IC装置的该侧的其余部分的背面上。18.如权利要求17所述的方法，其中，该第二IC装置的该天线位于该第二IC装置的该侧的其余部分的正面上；以及 其中，该第三侧的该天线位于该第三IC装置的该侧的其余部分的正面上。
【文档编号】H01L21/768GK106057776SQ201610228539
【公开日】2016年10月26日
【申请日】2016年4月13日 公开号201610228539.1, CN 106057776 A, CN 106057776A, CN 201610228539, CN-A-106057776, CN106057776 A, CN106057776A, CN201610228539, CN201610228539.1
【发明人】M·G·法鲁克, J·A·菲茨西蒙斯, A·H·西蒙, A·K·斯坦珀
【申请人】格罗方德半导体公司