具有垂直器件的两端口sram单元结构的制作方法

具有垂直器件的两端口sram单元结构的制作方法
【专利摘要】本发明描述了两端口SRAM单元。在一个实施例中，一个单元包括第一、第二和读端口下拉晶体管、第一和第二上拉晶体管、第一、第二和读端口传输门晶体管。每个晶体管都包括位于有源区域中的第一源极/漏极区域、在有源区域之上延伸的沟道以及位于沟道之上的第二源极/漏极区域。各下拉晶体管的第一源极/漏极区域通过第一有源区域电连接。各上拉晶体管的第一源极/漏极区域通过第二有源区域电连接。第一栅电极环绕第一上拉晶体管、第一下拉晶体管和读端口下拉晶体管的沟道。第二栅电极环绕第二上拉晶体管和第二下拉晶体管的沟道。第一上拉晶体管、第一下拉晶体管和第一传输门晶体管的第二源极/漏极区域电连接至第二栅电极。第二上拉晶体管、第二下拉晶体管和第二传输门晶体管的第二源极/漏极区域电连接至第一栅电极。本发明还提供了一种形成两端口SRAM单元的方法。
【专利说明】
具有垂直器件的两端口 SRAM单元结构
技术领域
[0001]本发明总体涉及集成电路，更具体地，涉及静态随机存取存储器(SRAM)及其形成方法。
【背景技术】
[0002]静态随机存取存储器(SRAM)通常被用于集成电路。SRAM单元具有保持数据而无需刷新的有利特征。随着对集成电路速度不断增长的要求，SRAM单元的读取和写入速度也变得更加重要。

【发明内容】

[0003]根据本发明的一个方面，提供了一种结构，包括两端口静态随机存取存储单元。该单元包括:第一下拉晶体管，包括位于衬底中的第一有源区域中的第一源极/漏极区域、在第一有源区域之上延伸的第一垂直沟道以及位于第一垂直沟道之上的第二源极/漏极区域；第二下拉晶体管，包括位于第一有源区域中的第三源极/漏极区域、在第一有源区域之上延伸的第二垂直沟道以及位于第二垂直沟道之上的第四源极/漏极区域，第一源极/漏极区域通过第一有源区域电连接至第三源极/漏极区域；第一上拉晶体管，包括位于衬底中的第二有源区域中的第五源极/漏极区域、在第二有源区域之上延伸的第三垂直沟道以及位于第三垂直沟道之上的第六源极/漏极区域；第二上拉晶体管，包括位于第二有源区域中的第七源极/漏极区域、在第二有源区域之上延伸的第四垂直沟道以及位于第四垂直沟道之上的第八源极/漏极区域，第五源极/漏极区域通过第二有源区域电连接至第七源极/漏极区域；第一传输门晶体管，包括位于衬底中的第三有源区域中的第九源极/漏极区域、在第三有源区域之上延伸的第五垂直沟道以及位于第五垂直沟道之上的第十源极/漏极区域；第二传输门晶体管，包括位于衬底中的第四有源区域中的第十一源极/漏极区域、在第四有源区域之上延伸的第六垂直沟道以及位于第六垂直沟道之上的第十二源极/漏极区域；读端口下拉晶体管，包括位于衬底中的第五有源区域中的第十三源极/漏极区域、在第五有源区域之上延伸的第七垂直沟道以及位于第七垂直沟道之上的第十四源极/漏极区域；读端口传输门晶体管，包括位于第五有源区域中的第十五源极/漏极区域、在第五有源区域之上延伸的第八垂直沟道以及位于第八垂直沟道之上的第十六源极/漏极区域。第一栅电极，环绕第一垂直沟道、第三垂直沟道和第七垂直沟道中的每一个；第二栅电极，环绕第二垂直沟道和第四垂直沟道中的每一个；第三栅电极，环绕第五垂直沟道；第四栅电极，环绕第六垂直沟道；第五栅电极，环绕第八垂直沟道。第一导电部件，位于第二源极/漏极区域、第六源极/漏极区域和第十源极/漏极区域之上并且电连接至第二源极/漏极区域、第六源极/漏极区域和第十源极/漏极区域，第一导电部件还电连接至第二栅电极，以及第二导电部件，位于第四源极/漏极区域、第八源极/漏极区域和第十二源极/漏极区域之上并且电连接至第四源极/漏极区域、第八源极/漏极区域和第十二源极/漏极区域，第二导电部件进一步电连接至第一栅电极。
[0004]根据本发明的另一方面，提供了一种结构，包括存储阵列。该阵列包括:多个两端口静态随机存储存储(2PSRAM)单元，2PSRAM单元以列和行进行布置，每个2PSRAM单元都包括第一下拉垂直晶体管、第二下拉垂直晶体管、第一上拉垂直晶体管、第二上拉垂直晶体管、第一传输门垂直晶体管、第二传输门垂直晶体管、读端口下拉垂直晶体管和读端口传输门垂直晶体管，第一下拉垂直晶体管、第一上拉垂直晶体管和第一传输门垂直晶体管的对应第一源极/漏极区域连接在一起并且连接至第二上拉垂直晶体管和第二下拉垂直晶体管的对应栅极，第二下拉垂直晶体管、第二上拉垂直晶体管和第二传输门垂直晶体管的对应源极/漏极区域连接在一起并且连接至第一上拉垂直晶体管、第一下拉垂直晶体管和读端口下拉垂直晶体管的对应栅极。在存储阵列的每一列2PSRAM单元中:第一电源节点有源区域位于衬底中并且沿着对应列延伸，对应列中的每个2PSRAM单元的第一上拉垂直晶体管和第二上拉垂直晶体管的对应第二源极/漏极区域设置在第一电源节点有源区域中，写第二电源节点有源区域位于衬底中并且沿着对应列延伸，对应列中的每个2PSRAM的第一下拉垂直晶体管和第二下拉垂直晶体管的对应第二源极/漏极区域设置在写第二电源节点有源区域中，写位线节点有源区域位于衬底中并且沿着对应列延伸，对应列中的每个2PSRAM单元的第一传输门垂直晶体管的第二源极/漏极区域设置在写位线节点有源区域中，并且互补写位线节点有源区域位于衬底中并且沿着对应列延伸，对应列中的每个2PSRAM单元的第二传输门垂直晶体管的第二源极/漏极区域设置在互补写位线节点有源区域中。在存储阵列的每个2PSRAM单元中，局部节点有源区域位于衬底中并且包含在对应2PSRAM单元的区域内，对应2PSRAM单元的读端口下拉垂直晶体管和读端口传输门垂直晶体管的对应第二源极/漏极区域设置在局部节点有源区域中。
[0005]根据本发明的又一方面，提供了一种方法，包括:在衬底中限定第一电源节点有源区域、写第二电源节点有源区域、写位线节点有源区域、互补写位线节点有源区域和局部节点有源区域；在一区域中形成第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构，第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构中的每一个都包括设置在对应有源区域中的第一源极/漏极区域、位于第一源极/漏极区域之上的沟道区域和位于沟道区域之上的第二源极/漏极区域，第一垂直沟道结构的第一源极/漏极区域设置在第一电源节点有源区域中，第二垂直沟道结构的第一源极/漏极区域设置在第一电源节点有源区域中，第三垂直沟道结构的第一源极/漏极区域设置在写第二电源节点有源区域中，第四垂直沟道结构的第一源极/漏极区域设置在写第二电源节点有源区域中，第五垂直沟道结构的第一源极/漏极区域设置在写位线节点有源区域中，第六垂直沟道结构的第一源极/漏极区域设置在互补写位线节点有源区域中，第七垂直沟道结构的第一源极/漏极区域设置在局部节点有源区域中，第八垂直沟道结构的第一源极/漏极区域设置在局部节点有源区域中；在衬底上方形成第一栅电极、第二栅电极、第三栅电极、第四栅电极和第五栅电极，第一栅电极环绕第一垂直沟道结构、第三垂直沟道结构和第七垂直沟道结构，第二栅电极环绕第二垂直沟道结构和第四垂直沟道结构，第三栅电极环绕第五垂直沟道结构，第四栅电极环绕第六垂直沟道结构，第五栅电极环绕第八垂直沟道结构，以及将第一垂直沟道结构、第三垂直沟道结构和第五垂直沟道结构的对应的第二源极/漏极区域电连接在一起并且电连接至第二栅电极，并且将第二垂直沟道结构、第四垂直沟道结构和第六垂直沟道结构的对应的第二源极/漏极区域电连接在一起并且电连接至第一栅电极。
【附图说明】
[0006]当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。应该注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
[0007]图1是根据一些实施例的两端口静态随机存取存储器(SRAM)位单元的电路图。
[0008]图2至图23以及图24A是根据一些实施例的在用于形成垂直围栅(VGAA)器件结构的工艺期间的中间步骤的截面图。
[0009]图24B和图24C是根据一些实施例的通过参照图2至图24讨论的工艺而形成的VGAA器件结构的覆盖布局图。
[0010]图25A、图26和图27是根据一些实施例的第一两端口 SRAM位单元的对应层级。
[0011]图25B是根据一些实施例的单元的2X2阵列。
[0012]图28A、图28B和图29是根据一些实施例的第一两端口 SRAM位单元的第一通孔层级VLl、第一金属化层级Ml、第二通孔层级VL2以及第二金属化层级M2的实例。
[0013]图30示出了根据一些实施例的第二两端口 SRAM位单元的顶板层级。
[0014]图31A和图31B是根据一些实施例的第二两端SRAM位单元的第一通孔层级VLl和第一金属化层级Ml的实例。
[0015]图32是根据一些实施例的两端口 SRAM位单元的阵列。
[0016]图33是根据一些实施例的具有网格电源电压金属化迹线的两端口 SRAM位单元的阵列。
【具体实施方式】
[0017]以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述组件或布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成其他部件使得第一部件和第二部分不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。这些重复是为了简化和清楚的目的，并且其本身并不表示所讨论的多个实施例和/或配置之间的关系。
[0018]此外，可以使用诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等的空间关系术语以容易地描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间关系术语还包括使用或操作中器件的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且在本文中所使用的空间关系描述符可同样地作出相应地解释。
[0019]静态随机存取存储器(SRAM)单元(诸如两端口 SRAM单元)包括根据各个示例性实施例提供的垂直围栅(VGAA)器件。讨论实施例的一些变型。在各个附图和示意性实施例中，类似的参考标号用于表示类似的元件。此外，本文讨论的方法实施例可以以特定顺序执行；然而，其他的方法实施例可以以任何逻辑顺序执行。
[0020]图1示出了根据一些实施例的两端口 SRAM位单元的电路图。图1示出了写端口部分WP和读端口部分RP。该单元包括位于写端口部分WP中的上拉晶体管PUl和PU2、下拉晶体管PDl和TO2以及传输门晶体管PGl和PG2，并且包括位于读端口部分RP中的读端口下拉晶体管RPD和读端口传输门晶体管RPG。如电路图所示，上拉晶体管PUl和PU2是p型晶体管，并且晶体管ro1、H)2、PG1、PG2、RPD和RPG是η型晶体管。
[0021]上拉晶体管PUl和下拉晶体管roi的漏极连接到一起，并且上拉晶体管PU2和下拉晶体管ro2的漏极连接到一起。晶体管PUl和PDl与晶体管PU2和PD2交叉连接以形成数据锁存器。晶体管PUl和PDl的栅极连接到一起并连接至晶体管PU2和PD2的漏极，并且晶体管PU2和TO2的栅极连接到一起并连接至晶体管PUl和HH的漏极。上拉晶体管HJl和PU2的源极连接至第一电源电压Vdd，并且下拉晶体管PDl和PD2的源极连接至第二电源电压Vss，例如，地电压。如图所示，晶体管PUl和PDl在第一电源电压Vdd和第二电源电压Vss之间形成第一反相器INVl，并且晶体管PU2和PD2在第一电源电压Vdd和第二电源电压Vss之间形成第二反相器INV2。反相器INVl和INV2被交叉连接以形成数据锁存器。
[0022]数据锁存器的存储节点NI通过第一传输门晶体管PGl连接至写位线WBL，并且存储节点N2通过第二传输门晶体管PG2连接至互补写位线WBLB。存储节点NI和N2是互补节点，它们通常处于相反的逻辑电平(逻辑高或逻辑低)。第一传输门晶体管PGl和第二传输门晶体管PG2的栅极连接至写字线WWL。
[0023]读端口下拉晶体管RPD的源极连接至第二电源电压Vss，并且读端口下拉晶体管RPD的栅极连接至存储节点N2。读端口下拉晶体管RPD的漏极连接至读端口传输门晶体管RPG的源极。读端口传输门晶体管RPG的栅极连接至读端口字线RWL，并且读端口传输门晶体管RPG的漏极连接至读端口位线RBL。
[0024]下面讨论的各个实施例的部件可具有表示层的参考符号，如随后所讨论的，其具有参照图1所讨论的节点标号的后缀。例如，作为用于写位线的节点的第一金属化迹线可以表示为“ M1-WBL”。
[0025]图2至图24A示出了根据一些实施例的形成VGAA器件结构的工艺期间的中间步骤的截面图，图24B和图24C示出了通过参照图2至图24A讨论的工艺所形成的VGAA器件结构的覆盖布局图。各附图不是必须表示下面讨论的两端口 SRAM单元的截面或布局。提供这些截面和布局图以及在这些示图中讨论的方法以示出VGAA器件结构的各方面以及其形成方法，并且为参照后续布局讨论的部件提供参考。本领域技术人员将容易理解如何将图2至图24C的讨论应用于随后讨论的布局。
[0026]图2示出了具有掩模层66和隔离区域68的衬底60。衬底60可以是块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底60的半导体可以包括任何半导体材料，诸如类似硅、锗等的元素半导体、化合物或合金半导体(包括SiC、SiP、SiPC、GaAs、GaP、InP、InAs、铺化铟、SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP 和 / 或 GaInAsP 等)、或它们的组合。衬底60还可以为晶圆，例如，其还可以为硅晶圆。衬底60包括用于形成第一器件类型(例如，η型)的第一区域62和用于形成第二器件类型(例如，P型)的第二区域64。
[0027]诸如硬掩模的掩模层66被沉积在衬底60上。掩模层66可由例如氮化娃、碳化硅、氮氧化硅、氮化硅碳等形成，并且可以使用化学汽相沉积(CVD)、等离子体增强CVD (PECVD)、原子层沉积(ALD)等来形成。然后，掩模层66被图案化以暴露衬底60，并且在衬底60中蚀刻凹槽或沟槽。图案化和蚀刻可以使用可接受的光刻和蚀刻工艺，诸如反应离子蚀刻(RIE)等。
[0028]然后，衬底60中的凹槽被介电材料填充以形成隔离区域68。隔离区域68可以被称为浅沟槽隔离(STI)区域。尽管还可以使用根据各种技术形成的其他介电材料，隔离区域68可以通过例如高密度等离子体沉积的氧化硅形成。可以执行诸如化学机械抛光(CMP)的平面化工艺以去除过量的介电材料并且形成隔离区域68的顶面，其中隔离区域68的顶面将与掩模层66的顶面共面。在其他实施例中，可以通过热氧化来形成隔离区域以生长诸如氧化硅的介电材料。
[0029]在图3中，掩模层66被图案化为具有与将要形成的沟道结构相对应的开口，并且掩模盖70形成在掩模层66的每个开口中。掩模层66可以使用可接受的光刻和蚀刻工艺(诸如RIE等)来图案化。掩模盖70可以通过在开口中和在掩模层66上沉积具有与掩模层66不同蚀刻选择性的材料形成。掩模盖70的材料例如可以为氮化硅、碳化硅、氮氧化硅、氮化硅碳等，并且可以使用CVD、PECVD、ALD等形成。然后，诸如通过CMP平面化掩模盖70的材料以形成顶面与掩模层66的顶面共面的掩模盖70。
[0030]在图4中，诸如通过对掩模层66具有蚀刻选择性的蚀刻来去除掩模层66。在图5中，垂直沟道结构72由衬底60形成。将掩模盖70用作掩模，诸如通过使用适当的各向异性蚀刻(诸如RIE等)凹陷衬底60，以形成垂直沟道结构72。垂直沟槽结构72可以在与衬底60的顶面平行的平面中具有截面(圆形、正方形、矩形、椭圆形、卵形等)。垂直沟道结构72可以被称为纳米线。尽管在本文讨论的工艺中形成的每个晶体管或器件示出了一个垂直沟道结构72，但每个晶体管或器件可以包括多个垂直沟道结构，它们可以具有任何适当的形状或形状组合。在其他实施例中，垂直沟道结构72可以包括外延生长的垂直沟道结构72。外延生长可以使用Ge、SiGe, SiC, S1C, III族-V族材料等或者它们的组合。示例性 III 族-族 V 材料包括 InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN 和 AlPN0
[0031]在图6中，在衬底60上和垂直沟道结构72周围形成填充介电层74。在一些实施例中，填充介电层74是通过可流动CVD (FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积)和后固化(诸如退火)形成的氧化物。在其他实施例中，填充介电层74可以通过另一沉积技术(诸如CVD、PECVD等或它们的组合)形成，并且可以是诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、非掺杂硅酸盐玻璃(USG)、氮化物、氮氧化物等的介电材料。在沉积填充介电层74之后，可以执行CMP以平面化填充介电层74以具有与掩模盖70和隔离区域68的顶面共面的顶面。在图7中，填充介电层74和隔离区域68诸如通过使用适当的蚀刻(诸如RIE等)被回蚀刻，使得垂直沟道结构72从填充介电层74中突出。
[0032]在图8中，在衬底60的第二区域64上形成底层76和光刻胶78。底层76可以包括通过使用CVD、PECVD, ALD等形成的硬掩模材料，诸如氮化硅、碳化硅、氮氧化硅、氮化硅碳等。底层76可以诸如通过CMP进行平坦化。底层76可以最初形成在衬底60的第一区域62和第二区域64中。然后，在第二区域64中的底层76上形成和图案化光刻胶78。光刻胶78可以通过使用旋涂技术形成，并且使用可接受的光刻技术图案化。然后，将光刻胶78用作掩模，可诸如通过蚀刻(诸如RIE等)去除底层76在第一区域62中的部分。在去除底层76之后，可以从衬底60的第一区域62去除填充介电层74。底层76可以保留在衬底60的第二区域64中，同时暴露衬底60的第一区域62。
[0033]—旦形成了底层76和光刻胶78，在衬底60的第一区域62中注入P型掺杂物以形成P掺杂阱80。用于实现P型掺杂物的示例性物质包括硼⑶、BF2^ (In)、氮(N)、碳(C)等或它们的组合。P掺杂阱80中的P型掺杂物的浓度可以在大约I X 117Cm 3至大约5X 119Cm 3的范围内。然后，在衬底60的第一区域62中的P掺杂阱80中注入η型掺杂物以形成η+掺杂源极/漏极区域82。用于注入η型掺杂物的示例性物质包括砷(As)、磷(P)、锑(Sb)、氮(N)、碳(C)等或它们的组合。η+掺杂源极/漏极区域82中的η型掺杂物的浓度可以在大约I X 102°cm 3至大约7 X 10 21Ciii3的范围内。然后可以去除底层76和光刻胶78，诸如通过适当的灰化以去除光刻胶78并且进行蚀刻以去除底层76。
[0034]在图9中，在衬底60的第一区域62上形成底层84和光刻胶86。底层84可以包括通过使用CVD、PECVD, ALD等形成的硬掩模材料，诸如氮化硅、碳化硅、氮氧化硅、氮化硅碳等。底层84可以诸如通过CMP进行平坦化。底层84可以最初形成在衬底60的第一区域62和第二区域64中。然后，在第二区域64中的底层84上形成并且图案化光刻胶86。光刻胶86可以通过使用旋涂技术形成并且使用可接受的光刻技术对其进行图案化。然后，将光刻胶86用作掩模，通过诸如RIE等的蚀刻可以去除底层84在第二区域64中的部分。在去除底层84之后，可以从衬底60的第二区域64中去除填充介电层74。底层84可以保留在衬底60的第一区域62中，同时暴露衬底60的第二区域64。
[0035]—旦形成底层84和光刻胶86，就在衬底60的第二区域64中注入η型掺杂物以形成η掺杂阱88。用于注入η型掺杂物的示例性物质包括砷(As)、磷(P)、锑(Sb)、氮(N)、碳(C)等或它们的组合。N掺杂阱88中的η型掺杂物的浓度可以在大约IX 117Cm 3至大约5 X 119Cm 3的范围内。然后，在衬底60的第二区域64中的η掺杂阱88中注入ρ型掺杂物以形成P+掺杂源极/漏极区域90。用于注入ρ型掺杂物的示例性物质可以包括硼(B)、BF2^ (In)、氮(N)、碳(C)等或它们的组合。ρ+掺杂源极/漏极区域90中的ρ型掺杂物的浓度可以在大约5 X 119Cm 3至大约5 X 10 21cm 3的范围内。然后可以去除底层84和光刻胶86，诸如通过适当的灰化以去除光刻胶86并且通过蚀刻以去除底层84。
[0036]在图10中，在垂直沟道结构72的侧壁周围形成间隔件92。在一些实施例中，在衬底60上方和沿着垂直沟道结构72的侧壁共形地沉积间隔件层，使得间隔件层的厚度在整个层中具有基本相同的厚度。在一些实施例中，间隔件层由SiN、S1N、SiC、SiCN、S1CN等或它们的组合制成。间隔件层可以使用适当的沉积工艺(诸如ALD、CVD、PVD等或它们的组合)来沉积。然后，诸如通过使用如RIE等的等离子体蚀刻各向异性地蚀刻间隔件层，以基本去除共形间隔件层的水平部分。剩余的共形间隔件层的垂直部分在垂直沟道结构72的侧壁周围并且沿着垂直沟道结构72的侧壁形成间隔件92。
[0037]在图11中，形成第一区域62中的金属半导体化合物区域94和第二区域64中的金属半导体化合物区域96。可以通过在衬底60上沉积金属并将金属与半导体(诸如衬底60的半导体材料)反应来形成金属半导体化合物区域94和96。在一些实施例中，金属可以包括钴、钛、镍、钨等或者它们的组合，并且可以通过物理汽相沉积(PVD)、ALD、CVD等或它们的组合来沉积。可通过使用退火使金属与半导体反应。可以使用对未反应的金属材料具有蚀刻选择性的蚀刻来去除退火之后剩余的任何未反应的金属。金属半导体化合物区域94和96可以包括CoS1、TiSi, NiSi, WSi等或它们的组合。间隔件92和掩模盖70防止在退火期间金属与垂直沟道结构72的半导体材料反应。金属半导体化合物区域94和96形成在衬底60的半导体材料在第一区域62和第二区域64中的暴露部分上。如图所示，金属半导体化合物区域94和96分别形成在源极/漏极区域82和90的整个暴露部分上并且将其完全消耗(consume)，这些暴露部分不在间隔件92下方或者被间隔件92保护。在其他实施例中，金属半导体化合物区域94和96可以更大或更小地范围地形成在衬底60中。在其他实施例中，可以使用其他导电部件代替金属半导体化合物区域94和96或者与金属半导体化合物区域94和96进行组合。例如，在第一区域62中，可以使用外延生长材料，诸如SiP, SiC, SiPC, S1、Ge、III族-V族材料、它们的组合等。例如，在第二区域64中，可以使用外延生长材料，诸如SiGe、Ge、含Ge材料、SiP, SiC, III族-V族材料、它们的组合等。
[0038]在图12中，第一介电层100形成在衬底60上并且环绕垂直沟道结构72。第一介电层100可以包括通过CVD、PECVD, ALD等沉积的氮化硅、SiCN等。在一些实施例中，第一介电层100被沉积的厚度大于垂直沟道结构72的高度。然后，执行诸如CMP的平坦化工艺以使掩模盖70的顶面与第一介电层100的顶面共面。随后，受控的回蚀刻(诸如各向异性蚀刻)将第一介电层100蚀刻到适当的厚度。第一介电层100可以用于各种用途，诸如用于形成金属半导体化合物区域94和96的接触件的蚀刻停止层和/或用作栅极间隔件。
[0039]尽管未示出，但可以执行沟道注入以掺杂垂直沟道结构72。诸如上面参照图8和图9所讨论的，注入工艺可以包括掩蔽各区域。可以在衬底60的第二区域64中的垂直沟道结构72中注入η型掺杂物以形成η掺杂沟道。用于注入η型掺杂物的示例性物质包括砷(As)、磷(P)、锑(Sb)、锗(Ge)、氮(N)、碳(C)等或它们的组合。η掺杂沟道中的η型掺杂物的浓度可以在大约I X 112Cm 3至大约5 X 10 13cm 3的范围内。可以在衬底60的第一区域62中的垂直沟道结构72中注入ρ型掺杂物以形成ρ掺杂沟道。用于注入P型掺杂物的示例性物质包括硼⑶、BF2^ (In)、锗(Ge)、氮(N)、碳(C)等或它们的组合。ρ掺杂沟道中的P型掺杂物的浓度可以在大约I X 112Cm 3至大约5X10 13cm 3的范围内。
[0040]在图13中，形成栅极介电层102和栅电极层104。栅极介电层102共形地沉积在垂直沟道结构72上，诸如沉积在掩模盖70的顶面上方并且沿着垂直沟道结构72的侧壁。根据一些实施例，栅极介电层102包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层102包括高k介电材料，并且在这些实施例中，栅极介电层102可以具有大于约7.0的k值，或者进一步地，大于约10.00高k介电材料可以包括S1N、Si3N4, Ta205、A1203、Hf氧化物、Ta氧化物、Al氧化物等和它们的组合。栅极介电层102的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等或它们的组合。接下来，栅电极层104沉积在栅极介电层102上方。栅电极层104可以包括含金属材料，诸如TiN、TaN, TiAl、TaAl、含Ti材料、含Ta材料、含 Al 材料、含 W 材料、TiS1、NiS1、PtS1、多晶娃娃化物(polysilicon with silicide)、含Cu材料、难熔材料等、它们的组合或它们的多层。在图14中，诸如通过使用可接受的光刻和蚀刻工艺(诸如RIE等)图案化栅电极层104和栅极介电层102。
[0041]在图15中，第二介电层106形成在第一介电层100和栅电极层104上并且环绕垂直沟道结构72。第二介电层106可以包括通过任何适当的方法(诸如CVD、PECVD、旋涂等或它们的组合)形成的氧化硅、正硅酸乙酯(TEOS)、PSG、BPSG、氟化硅酸盐玻璃(FSG)、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。在一些实施例中，第二介电层106沉积的厚度大于栅电极层104的厚度。然后执行诸如CMP的平坦化工艺以使栅电极104的顶面与第二介电层106的顶面共面。随后，受控的回蚀刻(诸如各向异性蚀刻)将第二介电层106蚀刻到适当的厚度。第二介电层106可用于各种用途，诸如层间介电层(ILD)。
[0042]在图16中，回蚀刻栅电极层104和栅极介电层102，并且从垂直沟道结构72上方去除掩模盖70。可以使用受控回蚀刻(使用适当的蚀刻工艺，诸如对栅电极层104和栅极介电层102的材料具有蚀刻选择性的各向异性或各向同性蚀刻)回蚀刻栅电极层104和栅极介电层102。在回蚀刻栅电极层104和栅极介电层102之后，诸如通过使用对掩模盖70的材料具有选择性的适当的蚀刻工艺去除掩模盖70。在回蚀刻第二介电层106、栅电极层104和栅极介电层102之后，垂直沟道结构72突出于第二介电层106、栅电极层104和栅极介电层102中的每一个。
[0043]在图17中，光刻胶108形成在衬底60的第二区域64中的第二介电层106、栅电极层104、栅极介电层102和垂直沟道结构72上。光刻胶108可以通过使用旋涂技术形成并且使用可接受的光刻技术图案化。一旦形成了光刻胶108，就可以在衬底60的第一区域62中注入η型掺杂物。在衬底60的第一区域62中的垂直沟道结构72中注入η型掺杂物，以在第一区域62的垂直沟道72中突出于第二介电层106、栅电极层104和栅极介电层102的部分中形成η+掺杂源极/漏极区域110。用于注入η型掺杂物的示例性物质包括砷(As)、磷⑵、锑(Sb)、氮(N)、碳(C)等或它们的组合。η+掺杂源极/漏极区域110中的η型掺杂物的浓度可以在大约I X 102°cm 3至大约7X 10 21Cm 3的范围内。然后，诸如通过适当的灰化可以去除光刻胶108。
[0044]在图18中，在衬底60的第一区域62中的第二介电层106、栅电极层104、栅极介电层102和垂直沟道结构72上形成光刻胶112。光刻胶112可以通过使用旋涂技术形成并且使用可接受的光刻技术图案化。一旦形成光刻胶112，就可以在衬底60的第二区域64中注入P型掺杂物。在衬底60的第二区域64中的垂直沟道结构72中注入ρ型掺杂物，以在第二区域64的垂直沟道结构72的突出于第二介电层106、栅电极层104和栅极介电层102的部分中形成P+源极/漏极区域114。用于注入ρ型掺杂物的示例性物质包括硼⑶、BF2、铟(In)、氮(N)、碳(C)等或它们的组合。在ρ+掺杂源极/漏极区域114中的ρ型掺杂物的浓度可以在大约5X1019cm3至大约5 X 10 21cm 3的范围内。然后，诸如通过适当的灰化可以去除光刻胶112。
[0045]在图19中，在垂直沟道结构72的突出于第二介电层106、栅电极层104和栅极介电层102的部分周围并且沿着该部分的侧壁形成间隔件116。在一些实施例中，间隔件层共形地沉积在第二介电层106、栅电极层104、栅极介电层102和垂直沟道结构72上方并且沿着垂直沟道结构72的侧壁，使得间隔件层的厚度在整个层中基本为相同的厚度。在一些实施例中，间隔件层由SiN、S1N, SiC、SiCN、S1CN等或它们的组合制成。间隔件层可以使用适当的沉积工艺来沉积，诸如ALD、CVD、PVD等或它们的组合。然后，诸如通过使用等离子体蚀刻(如RIE等)各向异性地蚀刻间隔件层，以基本去除共形间隔件层的水平部分。剩余的共形间隔件层的垂直部分形成间隔件116，该间隔件位于垂直沟道结构72中突出于第二介电层106、栅电极层104和栅极介电层102的侧壁周围并且沿着该侧壁。
[0046]在图20中，第三介电层118形成在第二介电层106和间隔件116上并且环绕垂直沟道结构72。第三介电层118可以包括通过任何适当的方法(诸如CVD、PECVD、旋涂等或它们的组合)形成的氧化硅、TEOS, PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。在一些实施例中，第三介电层118沉积的厚度大于垂直沟道结构72的高度。然后，执行诸如CMP的平坦化工艺以使垂直沟道结构72的顶面与第三介电层118的顶面共面。这可以使得垂直沟道结构72的源极/漏极区域110和114透过第三介电层118暴露。
[0047]在图21中，半导体层120形成在第三介电层118上方和垂直沟道结构72的暴露表面上。半导体层120可以是硅(诸如非晶或多晶的)等。半导体层120可以使用任何适当的方法(诸如CVD、PECVD等或它们的组合)形成。
[0048]在图22中，金属半导体化合物区域122形成在第三介电层118上方和垂直沟道结构72的暴露表面上。在一些实施例中，半导体层120被图案化以对应于金属半导体化合物区域122。然后，金属可以沉积在半导体层120的剩余部分上和第三介电层118上。金属可以与半导体层120的剩余部分反应。在一些实施例中，金属可以包括钴、钛、镍、钨等或它们的组合，并且可以通过PVD、ALD、CVD等或它们的组合而沉积。通过使用退火使金属可以与半导体层120反应。退火之后剩余的任何未反应金属可以使用对未反应金属的材料具有蚀刻选择性的蚀刻来去除。金属半导体化合物区域122可以包括CoS1、TiSi, NiSi, PtSi,MoS1、WSi等或它们的组合。在其他实施例中，可以使用其他导电部件(诸如可掺杂的半导体、诸如W、Cu和Al的金属、诸如TiN和TaN的金属合金或者它们的组合)代替金属半导体化合物区域122或者与金属半导体化合物区域122组合。
[0049]在图23中，诸如ILD的第四介电层124形成在第三介电层118和金属半导体化合物区域122上方，并且穿过各个介电层形成针对各个部件的接触件126、128、130和132。第四介电层124可以包括通过任何适当的方法(诸如CVD、PECVD、旋涂等或它们的组合)形成的氧化硅、TEOS、PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。可以执行诸如CMP的平坦化工艺以平坦化第二介电层106。
[0050]可以使用一次或多次蚀刻步骤形成用于接触件126、128、130和132的开口。蚀刻穿过第四介电层124、第三介电层118、第二介电层106和第一介电层110至金属半导体化合物区域94的用于接触件126的开口。蚀刻穿过第四介电层124到达对应的金属半导体化合物区域122的用于接触件128的开口。蚀刻穿过第四介电层124、第三介电层118和第二介电层106到达栅电极层104的用于接触件130的开口。可以在多步骤工艺中蚀刻穿过第四介电层124、第三介电层118和第二介电层106至金属半导体化合物区域122和栅电极层104的用于接触件132的开口。可以使用可接受的光刻和蚀刻技术来形成开口。
[0051]在开口中形成诸如扩散阻挡层、粘附层等的衬层和导电材料。衬层可以包括通过ALD、CVD等形成的钛、氮化钛、钽、氮化钽等。导电材料可以是通过ALD、CVD、PVD等形成的铜、铜合金、银、金、钨、铝、镍等。可以执行诸如CMP的平坦化工艺以从第四介电层124的表面处去除过量材料。剩余的衬层和导电材料在开口中形成接触件126、128、130和132。接触件126物理且电连接至金属半导体化合物区域94。接触件128物理且电连接至对应的金属半导体化合物区域122。接触件130物理且电连接至栅电极层104。接触件132物理且电连接至金属半导体化合物区域122和栅电极层104。接触件126可以被称为有源区域接触件。接触件128可以被称为顶板接触件。接触件130可以被称为栅极接触件。接触件132可以被称为局部连接接触件。
[0052]在图24A中，第五介电层134和第六介电层140分别形成有金属化层138、144以及通孔136、142。诸如金属间介电层(IMD)的第五介电层134形成在第四介电层124上方。第五介电层134可以包括通过任何适当的方法(诸如CVD、PECVD、旋涂等或它们的组合)形成的氧化硅、TEOS、PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。可以执行诸如CMP的平坦化工艺以平坦化第五介电层134。
[0053]然后，在第五介电层134中形成对应于通孔136和金属化层138的开口和凹槽。可以使用可接受的光刻和蚀刻技术形成开口和凹槽。在开口和凹槽中形成诸如扩散阻挡层、粘附层等的衬层和导电材料。衬层可以包括通过ALD、CVD等形成的钛、氮化钛、钽、氮化钽等。导电材料可以是通过ALD、CVD、PVD、镀等形成的铜、铜合金、银、金、钨、铝等。可以执行诸如CMP的平坦化工艺以从第五介电层134的顶面去除任何过量的材料。衬层和导电材料的剩余部分形成通孔136和金属化层138。
[0054]诸如頂D的第六介电层140形成在第五介电层134上方。第六介电层140可以包括通过任何适当的方法(诸如CVD、PECVD、旋涂等或它们的组合)形成的氧化硅、TEOS,PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。可以执行诸如CMP的平坦化工艺以平坦化第六介电层140。
[0055]然后，在第六介电层140中形成对应于通孔142和金属化层144的开口和凹槽。可以使用可接受的光刻和蚀刻技术形成开口和凹槽。在开口和凹槽中形成诸如扩散阻挡层、粘附层等的衬层和导电材料。衬层可以包括通过ALD、CVD等形成的钛、氮化钛、钽、氮化钽等。导电材料可以是通过ALD、CVD、PVD、镀等形成的铜、铜合金、银、金、钨、铝等。可以执行诸如CMP的平坦化工艺以从第六介电层140的顶面去除任何过量的材料。衬层和导电材料的剩余部分形成通孔142和金属化层144。
[0056]图24A还示出了随后讨论的代表各个覆盖截面的位置。图24A所示的截面不必表示下面讨论的各个布局，但是表示各种布局中将要示出的部件，例如布局的各个层级。图24A示出了有源区域层级AA、栅电极层级GL、顶板层级TP、第一通孔层级VL1、第一金属化层级Ml、第二通孔层级VL2和第二金属化层级M2。图24B示出了图24A的有源区域层级AA和栅电极层级GL的覆盖(overlaid)布局。图24C示出了图24A的顶板层级TP的覆盖布局。图24B和图24C示出了图24A所示的截面A-A。
[0057]本领域技术人员应该容易理解，可以形成诸如Hffi的附加介电层，其中介电层可以包括附加金属化层和通孔。此外，本领域技术人员应该容易理解，本文所讨论的层和/或层级可以被修改。例如，如果第一通孔层级VLl中的通孔136进一步从第一金属化层级Ml处延伸，诸如当通孔136物理且电连接金属半导体化合物区域122时，接触件126、128和130可以被修改和/或消除。
[0058]图25Α、图26和图27示出了根据一些实施例的由边界(虚线)限定的第一双端口 SRAM位单元200的各个层级。图25Α示出了第一两端口 SRAM位单元200的有源区域层级ΑΑ。在单元的衬底中的第一 ρ阱PWl中和/或上形成第一下拉晶体管ro1、第二下拉晶体管PD2和第一传输门晶体管PGl的对应垂直沟道结构(例如，垂直沟道结构72)。在单元的衬底的第二 P阱PW2中和/或上形成第二传输门晶体管PG2、读端口下拉晶体管RPD和读端口传输门晶体管RPG的对应垂直沟道结构(例如，垂直沟道结构72)。在单元的衬底中的η阱NW中和/或上形成第一上拉晶体管PUl和第二上拉晶体管HJ2的对应垂直沟道结构(例如，垂直沟道结构72)。η阱NW设置在第一 ρ阱PWl和第二 ρ阱PW2之间。
[0059]有源区域写位线导电部件AA-WBL(例如，金属半导体化合物区域94)连续延伸穿过单元200的Y方向。第一传输门晶体管PGl的垂直沟道结构形成在其上形成有导电部件AA-WBL的衬底的有源区域上和/或中。有源区域写第二电源电压导电部件AA-WVss (例如，金属半导体化合物区域94)连续延伸穿过单元200的Y方向。第一下拉晶体管PDl和第二下拉晶体管PD2的对应垂直沟道结构形成在其上形成有导电部件AA-WVSS的衬底的有源区域上和/或中。有源区域第一电源电压导电部件AA-Vdd (例如，金属半导体化合物区域96)连续延伸穿过单元200的Y方向。第一上拉晶体管PUl和第二上拉晶体管PU2的对应垂直沟道结构形成在其上形成有导电部件AA-Vdd的衬底的有源区域上和/或中。有源区域互补写位线导电部件AA-WBLB (例如，金属半导体化合物区域94)连续延伸穿过单元200的Y方向。第二传输门晶体管PG2的垂直沟道结构形成在其上形成有导电部件AA-WBLB的衬底的有源区域上和/或中。局部有源区域导电部件AA-LOC (例如，金属半导体化合物区域94)是单元200的局部并且包含在单元200内。局部有源区域导电部件AA-LOC可以被称为岛。读端口传输门晶体管RPG和读端口下拉晶体管RPD的垂直沟道结构形成在其上形成有导电部件AA-LOC的衬底的有源区域上和/或中。
[0060]导电部件AA-WBL和AA-WVss形成在衬底的第一 ρ阱PWl上。导电部件AA-WBLB和AA-LOC形成在衬底的第二 ρ阱PW2上。导电部件AA-Vdd形成在衬底的η阱NW上。
[0061 ] 在X方向上对齐第一传输门晶体管PGl、第一下拉晶体管F1D1、第一上拉晶体管F1UI和读端口下拉晶体管RPD的垂直沟道结构。同样地，在X方向上对齐第二下拉晶体管TO2、第二上拉晶体管PU2、第二传输门晶体管PG2和读端口传输门晶体管RPG的垂直沟道结构。
[0062]读端口下拉晶体管RH)的沟道宽度(例如，在图25Α的X方向上)比第一下拉晶体管PDl和第二下拉晶体管PD2的对应沟道宽度大诸如至少40%。读端口传输门晶体管RPG的沟道宽度(例如，在图25Α的X方向上)比第一传输门晶体管PGl和第二传输门晶体管PG2的对应沟道宽度大诸如至少40%。第一下拉晶体管PDl和第二下拉晶体管TO2的沟道宽度(例如，在图25A的X方向上)大于第一上拉晶体管HJ1、第二上拉晶体管PU2、第一传输门晶体管PGl和第二传输门晶体管PG2的沟道宽度。
[0063]图25B示出了根据一些实施例的单元200的2X2阵列。可实现更大的阵列，描述2X2阵列只是为了清楚且简单地示出一些实施例的各个方面。在该阵列中，每个单元200和相邻的单元200关于它们在X方向或Y方向上邻接的边界互为镜像。例如，单元200b是单元200a的沿着单元200a和200b之间的X方向边界的镜像版本。同样地，单元200c是单元200a的沿着单元200a和200c之间的Y方向边界的镜像版本。
[0064]此外，各种ρ阱和η阱可以横跨多个单元200延伸。图25Β示出了横跨单元200a和200b沿着Y方向延伸的第一 η阱NWl，并且示出了横跨单元200c和200d沿着Y方向延伸的第二 η阱NW2。第一 ρ阱PWl沿着Y方向延伸并且横跨相邻单元200在第一 η阱NWl和第二 η阱NW2之间的的Y方向边界。如图所示，第一 P阱PWl越过单元200a和200c之间的Y方向边界、越过单元200b和200d之间的的Y方向边界，并且在Y方向上延伸。第一-二 P阱PW21位于第一 η阱NWl的与第一 ρ阱PWl相对的一侧。第二 -二 P阱PW22位于第二 η阱NW2的与第一 ρ阱PWl相对的一侧。尽管没有描述附加单元以示出这种部件，第一-二 P阱PW21和第二 -二 ρ阱PW22可以类似于第一 ρ阱PWl越过各单元200之间的边界延伸。
[0065]有源区域导电部件(例如，金属半导体化合物区域94和96)横跨多个单元在对应的Y方向上连续延伸。如图所示，第一导电部件AA-WBLBl、AA-VddU ΑΑ-ffVssl和AA-WBLl横跨单元200a和200b在各自的Y方向上延伸。同样地，第二导电部件AA-WBLB2、AA_Vdd2、AA-ffVss2和AA-WBL2横跨单元200c和200d在各自的Y方向上延伸。以这种方式，各种电信号可以电连接至单元200中的对应晶体管，而没有在单元200中提供接触件来将对应晶体管电连接至电信号。例如，可以为导电部件AA-WVssI提供接触件，以在单元200a和200b外的位置处(诸如如随后所讨论的在陷阱单元中设置接触件)提供单元200a和200b的例如地电压或低电压，而没有在单元200a或单元200b中形成导电部件AA-Vssl的接触件。每个单元200a、200b、200c和200d分别还包括局部有源区域导电部件AA_L0Ca、AA-LOCb,AA-LOCc和AA-LOCd，它们都没有延伸到对应单元200a、200b、200c和200d的边界外。
[0066]图26示出了第一两端口 SRAM位单元200的栅电极层级GL。第一栅电极Gl (例如，栅电极层104)在X方向上延伸并且环绕第一下拉晶体管HH、第一上拉晶体管PUl和读端口下拉晶体管RH)的垂直沟道结构。第二栅电极G2(例如，栅电极层104)在X方向上延伸并且环绕第二下拉晶体管PD2和第二上拉晶体管PU2的垂直沟道结构。第三栅电极G3 (例如，栅电极层104)在X方向上延伸并且环绕第一传输门晶体管PGl的垂直沟道结构。第四栅电极G4(例如，栅电极层104)在X方向上延伸并且环绕第二传输门晶体管PG2的垂直沟道结构。第五栅电极G5(例如，栅电极层104)在X方向上延伸并且环绕读端口传输门晶体管RPG的垂直沟道结构。第三栅电极G3和第五栅电极G5中的每一个都可以延伸越过相邻单元的对应Y方向边界，并且环绕对应相邻单元的第一传输门晶体管PGl和读端口传输门晶体管RPG的对应垂直沟道结构。
[0067]在图26中还示出了栅极接触件GC1、GC2和GC3以及局部连接接触件LCl和LC2。局部连接接触件LCl (例如，接触件132)形成为物理且电连接至第一栅电极G1。局部连接接触件LC2 (例如，接触件132)形成为物理且电连接至第二栅电极G2。栅极接触件GCl (例如，接触件130)被形成为物理且电连接至第三栅电极G3。栅极接触件GC2(例如，接触件130)被形成为物理且电连接至第四栅电极G4。栅极接触件GC3(例如，接触件130)被形成为物理且电连接至第五栅电极G5。栅极接触件GCl和GC3被定位在单元200的对应Y方向边界处，而栅极接触件GC2位于单元200内。
[0068]图27示出了第一两端口 SRAM位单元200的顶板层级TP。第一顶板Tl (例如，金属半导体化合物区域122)在X方向上延伸并且位于第一上拉晶体管HJ1、第一下拉晶体管PDl和第一传输门晶体管PGl的垂直沟道结构(例如，源极/漏极区域110或114)上并且物理且电连接至这些垂直沟道结构。第二顶板T2(例如，金属半导体化合物区域122)在X方向上延伸并且位于第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输门晶体管PG2的垂直沟道结构(例如，源极/漏极区域110或114)上并且物理且电连接至这些垂直沟道结构。第三顶板Τ3(例如，金属半导体化合物区域122)位于读端口传输门晶体管RPG的垂直沟道结构(例如，源极/漏极区域110)上并且物理且电连接至该垂直沟道结构。第四顶板T4 (例如，金属半导体化合物区域122)位于读端口下拉晶体管RPD的垂直沟道结构(例如，源极/漏极区域110)上并且物理且电连接至该垂直沟道结构。
[0069]第一局部连接接触件LCl物理且电连接至第二顶板T2。第二局部连接接触件LC2物理且电连接至第一顶板Tl。第一顶板接触件TCl (例如，接触件128)物理且电连接至第三顶板T3。第二顶板接触件TC2(例如，接触件128)物理且电连接至第四顶板T4。顶板接触件TCl和TC2位于单元200的区域内。栅极接触件GC1、GC2和GC3被示出为延伸穿过顶板层级TP。
[0070]图28A、图28B和图29示出了根据一些实施例的通过边界(虚线)限定的第一两端口 SRAM位单元200的示例性第一通孔层级VLl、第一金属化层级Ml、第二通孔层级VL2和第二金属化层级M2。图28A示出了第一通孔层级VLl和第一金属化层级Ml的第一实例，第一金属化层级Ml包括金属化迹线Ml-RBL和Ml-RVss (例如，金属化层138)和金属化置放(landing)焊盘P1、P2和P3 (例如，金属化层138)。金属化迹线Ml-RBL和Ml-RVss沿着Y方向延伸并且通常在位置上对应于导电部件AA-RBL和AA-RVss。第一通孔Vl (例如，通孔136)从金属化迹线Ml-RBL处延伸。第二通孔V2 (例如，通孔136)从金属化迹线Ml-RVss处延伸。通孔Vl和V2位于单元200的区域内。第三通孔V3(例如，通孔136)从第一置放焊盘Pl处延伸。第四通孔V4(例如，通孔136)从第二置放焊盘P2处延伸。第五通孔V5(例如，通孔136)从第三置放焊盘P3处延伸。第一通孔Vl物理且电连接第一顶板接触件TCl (参见图27)。第二通孔V2物理且电连接第二顶板接触件TC2 (参见图27)。第三通孔V3物理且电连接第一栅极接触件GCl (参见图27)。第四通孔V4物理且电连接第二栅极接触件GC2 (参见图27)。第五通孔V5物理且电连接第三栅极接触件GC3 (参见图27)。
[0071]图28B示出了第一通孔层级VLl和第一金属化层级Ml的第二实例。图28B的第一金属化层级Ml包括上面参照图28A讨论的部件，并且为了简要，这里省略了这些部件的讨论。图28B的第一金属化层级Ml还包括金属化迹线Ml-WBLB、Ml-Vdd、Ml-WVss和M1-WBL。在单元200内没有通孔从金属化迹线Ml-WBLB、Ml-Vdd、Ml-WVss和Ml-WBL延伸。通孔可以在单元200外的位置从金属化迹线Ml-WBLB、Ml-Vdd, Ml-WVss和Ml-WBL延伸，其可以将金属化迹线Ml-WBLB、Ml-Vdd、Ml-WVss和Ml-WBL分别电连接至导电部件AA-WBLB、AA-Vdd、AA-WVss 和 ΑΑ-WBL。如图 28A 所示，没有金属化迹线 Ml-WBLB、Ml-Vdd、Ml-WVss 和 Ml-WBL延伸越过单元200，而在图28B中，金属化迹线Ml-WBLB、Ml-Vdd、Ml-WVss和Ml-WBL延伸越过单元200。
[0072]图29示出了第二通孔层级VL2和第二金属化层级M2。第二金属化层级M2包括金属化迹线M2-RWL和M2-WWL (例如，金属化层144)。金属化迹线M2-RWL和M2-WWL沿着X方向延伸。第六通孔V6(例如，通孔142)和第七通孔V7(例如，通孔142)均从金属化迹线M2-WWL处延伸。第八通孔V8(例如，通孔142)从金属化迹线M2-RWL处延伸。第六通孔V6物理且电连接第一置放焊盘Pl (参见图28)。第七通孔V7物理且电连接第二置放焊盘P2 (参见图28)。第八通孔V8物理且电连接第三置放焊盘P3 (参见图28)。
[0073]图30示出了根据一些实施例的通过边界(虚线)限定的第二两端口 SRAM位单元的顶板层级TP。单元202具有与参照图25A示出和讨论的有源区域层级相同的有源区域层级AA，以及与参照图26示出和讨论的栅电极层级相同的栅电极层级GL。图30示出了与图27的顶板层级TP类似的第二两端口 SRAM位单元202的顶板层级TP。为了讨论的简要，将省略图27和图30中相同的部件。图30示出了对于顶板接触件TCl和TC2的改进。顶板接触件TCl和TC2均在各自的Y方向上加长。顶板接触件TCl和TC2均延伸越过各自的X方向边界，并且还可以分别物理且电连接至相邻单元的第三顶板T3和第四顶板T4。
[0074]图31A和图31B示出了根据一些实施例的通过边界(虚线)限定的第二两端口SRAM位单元202的第一通孔层级VLl和第一金属化层级Ml的实例。图31A和图31B分别示出了类似于图28A和图28B的第一通孔层级VLl和第一金属化层级Ml的示例性第一通孔层级VLl和第一金属化层级Ml。为了讨论的简要，将省略图28A和图31A中相同的部件以及图28B和图31B中相同的部件。与图28A和图28B—样，第一通孔Vl从金属化迹线Ml-RBL处延伸，并且第二通孔V2从金属化迹线Ml-RVss处延伸。通孔Vl和V2位于单元200的对应X方向边界处。第一通孔Vl物理且电连接第一顶板接触件TC1(参见图30)。第二通孔V2物理且电连接第二顶板接触件TC2 (参见图30)。图29的第二金属化层级M2和第二通孔层级VL2可以与第二两端SRAM位单元202 —起使用。
[0075]图32示出了根据一些实施例的两端口 SRAM位单元的阵列。阵列包括多个子阵列。在图32中示出第一子阵列SAl和第二子阵列SA2，并且阵列可以包括更多或更少的子阵列。每个子阵列都可以包括参照图25B讨论的重复图案的单元200或202。为了方便，阵列的每一行都沿着X方向延伸，并且每一列都延伸Y方向延伸。阵列包括阵列的列AC。每个子阵列都包括子阵列的行SAR。阵列包括位于每一行的每一端上的行边缘单元REC。阵列包括位于每一列的每一端上的边缘带单元ESC。阵列包括位于第一相邻子阵列(例如，第一子阵列SAl)的列和第二相邻子阵列(例如，第二子阵列SA2)的对应列之间的带单元SC。
[0076]带单元SC和ESC可包括例如具有金属半导体化合物区域94和/或96的有源区域，其中有源区域在对应列的整个单元中延伸。例如，带单元SC可以包括有源区域写位线AA-WBL，并且该有源区域写位线AA-WBL可以延伸穿过列内的每个单元。该有源区域写位线AA-WBL可以包括金属半导体化合物区域，例如金属半导体化合物区域94。可以同样地配置其他有源区域。例如为了提高均匀性，带单元SC和ESC中的有源区域可以包括伪垂直沟道结构和/或可以省略垂直沟道结构。
[0077]图32的阵列进一步包括在一列中沿着Y方向延伸的金属化迹线MX-RBL、MX-RVss、MX-WBLB、MX-Vdd、MX-WVss 和 MX-WBL。这些金属化迹线 MX-RBL、MX-RVss、MX_WBLB、MX-Vdd、MX-WVss和MX-WBL可以位于参照图28B和图31B讨论的第一金属化层Ml中、另一金属化层中或者各种金属化层的组合中。对于阵列的列AC的剩余各列，类似的金属化迹线可以采用类似的图案，诸如为相同或成镜像的配置。
[0078]在带单元SC和/或ESC中，分别在金属化迹线MA-WBLB、MX-Vdd、MX-WVss和MX-WBL与有源区域导电部件AA-WBLB、ΑΑ-Vdd, ΑΑ-ffVss和AA-WBL之间制造连接件210。例如，如果金属化迹线在第一金属化层Ml中，则连接件210可以包括通孔(例如，通孔136)和有源区域接触件(例如，接触件126)。此外，例如，如果金属化迹线在第二金属化层M2中，则连接件210可以包括第二层级通孔(例如，通孔142)、第一金属化层(例如，金属化层138)中的置放焊盘、第一层级通孔(例如，通孔136)和有源区域接触件(例如，接触件126)。
[0079]如图所示，在第一列IC中的每个带单元SC和ESC中且在互补写位线金属化迹线MX-WBLB和互补写位线有源区域导电部件AA-WBLB之间制造连接件210。如图所示，在第一列IC中的每个带单元SC和ESC中且在第一电源电压金属化迹线MX-Vdd和第一电源电压有源区域导电部件AA-Vdd之间制造连接件210。如图所示，在第一列IC中的每个带单元SC和ESC中且在写第二电源电压金属化迹线MX-WVss和写第二电源电压有源区域导电部件AA-WVss之间制造连接件210。如图所示，在第一列IC中的每个带单元SC和ESC中且在写位线金属化迹线MX-WBL和写位线有源区域导电部件AA-WBL之间制造连接件210。通过在带单元处提供带有连接件的这些金属化迹线，可以提供低阻抗路径以帮助确保信号或电源与阵列中各单元的整体性，而不在阵列的每个单元内提供直接连接。
[0080]在一些实施例中，当阵列中行数等于或小于64 (诸如在4以下，或者在4和64之间)时，可以省略金属化迹线MX-WBLB、MX-Vdd, ΜΧ-ffVss和MX-WBL，以及在其他实施例中，当阵列中行数大于64时，可以使用金属化迹线MX-WBLB、MX-Vdd、MX-WVss和MX-WBL。任何数量的单元可使用或省略金属化迹线MX-WBLB、MX-Vdd、MX-WVss和MX-WBL。
[0081]图33示出了根据一些实施例的两端口 SRAM位单元的阵列。图33的阵列包括对应于参照图32所讨论的部件，并且为了简化，这里不再重复这些部件的讨论。在图33中，示出了用于列 CC 的附加金属化迹线 MX-RBL、MX-RVss、MX-WBLB、MX-Vdd、MX-WVss 和 MX-WBL。沿着带单元SC和ESC的行，网格金属化迹线MY-Vss和MY-Vdd在Y方向上延伸。对于每个网格金属化迹线MY-Vss，连接件212位于每一列的网格金属化迹线MY-Vss与金属化迹线MX-Rvss和MX-WVss之间。对于每个网格金属化迹线MY-Vdd，连接件212位于网络金属化迹线MY-Vdd和每一列的金属化迹线MX-Vdd之间。网格金属化迹线MY-Vss和MY-Vdd以及金属化迹线MX-Rvss、MX-WVss和MX-Vdd位于不同的金属化层中。连接件212可以包括位于各金属化层之间的通孔，或者多个通孔与中介(intervening)金属化层中的一个或多个中介置放焊盘的组合。如图所示，通过使网格金属化迹线MY-Vss和MY-Vdd连接至每一列中的金属化迹线MX-RVss、MX-WVss和MX-Vdd，不同第二电源电压金属化迹线MX-RVss和MX-WVss之间的电位可以在整个阵列中保持更加一致，同样地，不同第一电源电压金属化迹线MX-Vdd之间的电位可以在整个阵列中保持更加一致。
[0082]—些实施例可以实现优势。一些实施例可以结合新兴的VGAA晶体管技术。此外，一些实施例可以将有源区域导电部件作为用于电源电压Vdd和Vss、用于写位线WBL以及用于互补写位线WBLB的导体，这样可以排除每个单元内的一些连接件。一些实施例可以诸如通过使用VGAA布局进一步提高光刻图案化的裕度，这可以进一步减小单元布局尺寸。此夕卜，一些实施例可以具有减小的单元面积，对于信号来说，较短的布线使得阻抗较低，从而可以增大速度。
[0083]—个实施例是一种结构。该结构包括两端口静态随机存取存储单元。该单元包括第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一传输门晶体管、第二传输门晶体管、读端口下拉晶体管和读端口传输门晶体管。第一下拉晶体管包括位于衬底中的第一有源区域中的第一源极/漏极区域、在第一有源区域之上延伸的第一垂直沟道以及位于第一垂直沟道之上的第二源极/漏极区域。第二下拉晶体管包括位于第一有源区域中的第三源极/漏极区域、在第一有源区域之上延伸的第二垂直沟道以及位于第二垂直沟道之上的第四源极/漏极区域。第一源极/漏极区域通过第一有源区域电连接至第三源极/漏极区域。第一上拉晶体管包括位于衬底中的第二有源区域中的第五源极/漏极区域、在第二有源区域之上延伸的第三垂直沟道以及位于第三垂直沟道之上的第六源极/漏极区域。第二上拉晶体管包括位于第二有源区域中的第七源极/漏极区域、在第二有源区域之上延伸的第四垂直沟道以及位于第四垂直沟道之上的第八源极/漏极区域。第五源极/漏极区域通过第二有源区域电连接至第七源极/漏极区域。第一传输门晶体管包括位于衬底中的第三有源区域中的第九源极/漏极区域、在第三有源区域之上延伸的第五垂直沟道以及位于第五垂直沟道之上的第十源极/漏极区域。第二传输门晶体管包括位于衬底中的第四有源区域中的第十一源极/漏极区域、在第四有源区域之上延伸的第六垂直沟道以及位于第六垂直沟道之上的第十二源极/漏极区域。读端口下拉晶体管包括位于衬底中的第五有源区域中的第十三源极/漏极区域、在第五有源区域之上延伸的第七垂直沟道以及位于第七垂直沟道之上的第十四源极/漏极区域。读端口传输门晶体管包括位于第五有源区域中的第十五源极/漏极区域、在第五有源区域之上延伸的第八垂直沟道以及位于第八垂直沟道之上的第十六源极/漏极区域。第一栅电极环绕第一垂直沟道、第三垂直沟道和第七垂直沟道中的每一个。第二栅电极环绕第二垂直沟道和第四垂直沟道中的每一个。第三栅电极环绕第五垂直沟道。第四栅电极环绕第六垂直沟道。第五栅电极环绕第八垂直沟道。第一导电部件位于第二源极/漏极区域、第六源极/漏极区域和第十源极/漏极区域之上并且物理连接至第二源极/漏极区域、第六源极/漏极区域和第十源极/漏极区域。第一导电部件还电连接至第二栅电极。第二导电部件位于第四源极/漏极区域、第八源极/漏极区域和第十二源极/漏极区域之上并且物理连接至第四源极/漏极区域、第八源极/漏极区域和第十二源极/漏极区域。第二导电部件进一步电连接至第一栅电极。
[0084]另一个实施例是一种结构。该结构包括存储阵列。阵列包括以列和行进行布置的多个两端口静态随机存储存储(2PSRAM)单元。每个2PSRAM单元都包括第一下拉垂直晶体管、第二下拉垂直晶体管、第一上拉垂直晶体管、第二上拉垂直晶体管、第一传输门垂直晶体管、第二传输门垂直晶体管、读端口下拉垂直晶体管和读端口传输门垂直晶体管。第一下拉垂直晶体管、第一上拉垂直晶体管和第一传输门垂直晶体管的对应第一源极/漏极区域连接在一起并且连接至第二上拉垂直晶体管和第二下拉垂直晶体管的对应栅极。第二下拉垂直晶体管、第二上拉垂直晶体管和第二传输门垂直晶体管的对应第一源极/漏极区域连接在一起并且连接至第一上拉垂直晶体管、第一下拉垂直晶体管和读端口下拉垂直晶体管的对应栅极。在存储阵列的2PSRAM单元的每一列中，第一电源节点有源区域位于衬底中并且沿着对应列延伸，写第二电源节点有源区域位于衬底中并且沿着对应列延伸，写位线节点有源区域位于衬底中并且沿着对应列延伸，以及互补写位线节点有源区域位于衬底中并且沿着对应列延伸。对应列中的每个2PSRAM单元的第一上拉垂直晶体管和第二上拉垂直晶体管的对应第二源极/漏极区域设置在所述第一电源节点有源区域中，对应列中的每个2PSRAM的第一下拉垂直晶体管和第二下拉垂直晶体管的对应第二源极/漏极区域设置在写第二电源节点有源区域中。对应列中的每个2PSRAM单元的第一传输门垂直晶体管的对应第二源极/漏极区域设置在写位线节点有源区域中。对应列中的每个2PSRAM单元的第二传输门垂直晶体管的第二源极/漏极区域设置在互补写位线节点有源区域中。在存储阵列的每个2PSRAM单元中，局部节点有源区域位于衬底中并且包含在对应2PSRAM单元的区域内。对应2PSRAM单元的读端口下拉垂直晶体管和读端口传输门垂直晶体管的对应第二源极/漏极区域设置在局部节点有源区域中。
[0085]又一实施例是一种方法。在衬底中限定第一电源节点有源区域、写第二电源节点有源区域、写位线节点有源区域、互补写位线节点有源区域和局部节点有源区域。在区域中形成第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构。第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构中的每一个都包括设置在对应有源区域中的第一源极/漏极区域、位于第一源极/漏极区域之上的沟道区域和位于沟道区域之上的第二源极/漏极区域。第一沟道结构的第一源极/漏极区域设置在第一电源节点有源区域中。第二垂直沟道结构的第一源极/漏极区域设置在第一电源节点有源区域中。第三垂直沟道结构的第一源极/漏极区域设置在写第二电源节点有源区域中。第四垂直沟道结构的第一源极/漏极区域设置在写第二电源节点有源区域中。第五垂直沟道结构的第一源极/漏极区域设置在写位线节点有源区域中。第六垂直沟道结构的第一源极/漏极区域设置在互补写位线节点有源区域中。第七垂直沟道结构的第一源极/漏极区域设置在局部节点有源区域中。第八垂直沟道结构的第一源极/漏极区域设置在局部节点有源区域中。在衬底上方形成第一栅电极、第二栅电极、第三栅电极、第四栅电极和第五栅电极。第一栅电极环绕第一垂直沟道结构、第三垂直沟道结构和第七垂直沟道结构。第二栅电极环绕第二垂直沟道结构和第四垂直沟道结构。第三栅电极环绕第五垂直沟道结构。第四栅电极环绕第六垂直沟道结构。第五栅电极环绕第八垂直沟道结构。将第一垂直沟道结构、第三垂直沟道结构和第五垂直沟道结构的对应第二源极/漏极区域连接在一起并且电连接至第二栅电极。将第二垂直沟道结构、第四垂直沟道结构和第六垂直沟道结构的对应第二源极/漏极区域电连接在一起并且电连接至第一栅电极。
[0086]上面概述了若干实施例的特征，使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础设计或修改用于实施与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等同结构不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以做出各种变化、替换和改变。
【主权项】
1.一种结构，包括: 两端口静态随机存取存储单元，包括: 第一下拉晶体管，包括位于衬底中的第一有源区域中的第一源极/漏极区域、在所述第一有源区域之上延伸的第一垂直沟道以及位于所述第一垂直沟道之上的第二源极/漏极区域， 第二下拉晶体管，包括位于所述第一有源区域中的第三源极/漏极区域、在所述第一有源区域之上延伸的第二垂直沟道以及位于所述第二垂直沟道之上的第四源极/漏极区域，所述第一源极/漏极区域通过所述第一有源区域电连接至所述第三源极/漏极区域， 第一上拉晶体管，包括位于所述衬底中的第二有源区域中的第五源极/漏极区域、在所述第二有源区域之上延伸的第三垂直沟道以及位于所述第三垂直沟道之上的第六源极/漏极区域， 第二上拉晶体管，包括位于所述第二有源区域中的第七源极/漏极区域、在所述第二有源区域之上延伸的第四垂直沟道以及位于所述第四垂直沟道之上的第八源极/漏极区域，所述第五源极/漏极区域通过所述第二有源区域电连接至所述第七源极/漏极区域，第一传输门晶体管，包括位于所述衬底中的第三有源区域中的第九源极/漏极区域、在所述第三有源区域之上延伸的第五垂直沟道以及位于所述第五垂直沟道之上的第十源极/漏极区域， 第二传输门晶体管，包括位于所述衬底中的第四有源区域中的第十一源极/漏极区域、在所述第四有源区域之上延伸的第六垂直沟道以及位于所述第六垂直沟道之上的第十二源极/漏极区域， 读端口下拉晶体管，包括位于所述衬底中的第五有源区域中的第十三源极/漏极区域、在所述第五有源区域之上延伸的第七垂直沟道以及位于所述第七垂直沟道之上的第十四源极/漏极区域， 读端口传输门晶体管，包括位于所述第五有源区域中的第十五源极/漏极区域、在所述第五有源区域之上延伸的第八垂直沟道以及位于所述第八垂直沟道之上的第十六源极/漏极区域， 第一栅电极，环绕所述第一垂直沟道、所述第三垂直沟道和所述第七垂直沟道中的每一个， 第二栅电极，环绕所述第二垂直沟道和所述第四垂直沟道中的每一个， 第三栅电极，环绕所述第五垂直沟道； 第四栅电极，环绕所述第六垂直沟道， 第五栅电极，环绕所述第八垂直沟道， 第一导电部件，位于所述第二源极/漏极区域、所述第六源极/漏极区域和所述第十源极/漏极区域之上并且电连接至所述第二源极/漏极区域、所述第六源极/漏极区域和所述第十源极/漏极区域，所述第一导电部件还电连接至所述第二栅电极，以及 第二导电部件，位于所述第四源极/漏极区域、所述第八源极/漏极区域和所述第十二源极/漏极区域之上并且电连接至所述第四源极/漏极区域、所述第八源极/漏极区域和所述第十二源极/漏极区域，所述第二导电部件进一步电连接至所述第一栅电极。2.根据权利要求1所述的结构，其中，所述第一有源区域、所述第二有源区域、所述第三有源区域和所述第四有源区域中的每一个延伸到所述两端口静态随机存取存储单元的区域外。3.根据权利要求1所述的结构，其中，所述第一有源区域包括第三导电部件，所述第二有源区域包括第四导电部件，所述第三有源区域包括第五导电部件，所述第四有源区域包括第六导电部件，并且所述第五有源区域包括第七导电部件。4.根据权利要求1所述的结构，其中，所述两端口静态随机存取存储单元包括位于所述衬底中的第一 P阱、位于所述衬底中的η阱和位于所述衬底中的第二 P阱，所述η阱设置在所述第一 P阱和所述第二 P阱之间，所述第一有源区域和所述第三有源区域设置在所述第一P阱中，所述第二有源区域设置在所述η阱中，所述第四有源区域和所述第五有源区域设置在所述第二 P阱中。5.根据权利要求1所述的结构，其中，所述第一垂直沟道、所述第三垂直沟道、所述第五垂直沟道和所述第七垂直沟道沿着第一方向对齐，所述第二垂直沟道、所述第四垂直沟道、所述第六垂直沟道和所述第八垂直沟道沿着第二方向对齐，所述第一方向和所述第二方向中的每一个都与所述第一有源区域、所述第二有源区域、所述第三有源区域和所述第四有源区域中的每一个相交。6.根据权利要求1所述的结构，其中，在所述两端口静态随机存取存储单元的区域中没有接触件物理连接至所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域和所述第五有源区域中的任何一个。7.根据权利要求1所述的结构，其中，所述第五有源区域是包含在所述两端口静态随机存取存储单元的区域内的岛区。8.—种结构，包括: 存储阵列，包括: 多个两端口静态随机存储存储(2PSRAM)单元，所述2PSRAM单元以列和行进行布置，每个所述2PSRAM单元都包括第一下拉垂直晶体管、第二下拉垂直晶体管、第一上拉垂直晶体管、第二上拉垂直晶体管、第一传输门垂直晶体管、第二传输门垂直晶体管、读端口下拉垂直晶体管和读端口传输门垂直晶体管，所述第一下拉垂直晶体管、所述第一上拉垂直晶体管和所述第一传输门垂直晶体管的对应第一源极/漏极区域连接在一起并且连接至所述第二上拉垂直晶体管和所述第二下拉垂直晶体管的对应栅极，所述第二下拉垂直晶体管、所述第二上拉垂直晶体管和所述第二传输门垂直晶体管的对应源极/漏极区域连接在一起并且连接至所述第一上拉垂直晶体管、所述第一下拉垂直晶体管和所述读端口下拉垂直晶体管的对应栅极， 在所述存储阵列的每一列所述2PSRAM单元中: 第一电源节点有源区域位于衬底中并且沿着对应列延伸，所述对应列中的每个所述2PSRAM单元的所述第一上拉垂直晶体管和所述第二上拉垂直晶体管的对应第二源极/漏极区域设置在所述第一电源节点有源区域中， 写第二电源节点有源区域位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每个所述2PSRAM的所述第一下拉垂直晶体管和所述第二下拉垂直晶体管的对应第二源极/漏极区域设置在所述写第二电源节点有源区域中， 写位线节点有源区域位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每个所述2PSRAM单元的所述第一传输门垂直晶体管的第二源极/漏极区域设置在所述写位线节点有源区域中，并且 互补写位线节点有源区域位于所述衬底中并且沿着所述对应列延伸，所述对应列中的每个所述2PSRAM单元的所述第二传输门垂直晶体管的第二源极/漏极区域设置在所述互补写位线节点有源区域中，以及 在所述存储阵列的每个所述2PSRAM单元中，局部节点有源区域位于所述衬底中并且包含在所述对应2PSRAM单元的区域内，所述对应2PSRAM单元的所述读端口下拉垂直晶体管和所述读端口传输门垂直晶体管的对应第二源极/漏极区域设置在所述局部节点有源区域中。9.根据权利要求8所述的结构，其中，所述存储阵列还包括第一行带单元和第二行带单元，所述第一行带单元设置在所述2PSRAM单元的所述对应列的第一边缘上，所述第二行设置在所述2PSRAM单元的所述对应列的第二边缘上，所述第二边缘与所述第一边缘相对。10.一种方法，包括: 在衬底中限定第一电源节点有源区域、写第二电源节点有源区域、写位线节点有源区域、互补写位线节点有源区域和局部节点有源区域； 在一区域中形成第一垂直沟道结构、第二垂直沟道结构、第三垂直沟道结构、第四垂直沟道结构、第五垂直沟道结构、第六垂直沟道结构、第七垂直沟道结构和第八垂直沟道结构，所述第一垂直沟道结构、所述第二垂直沟道结构、所述第三垂直沟道结构、所述第四垂直沟道结构、所述第五垂直沟道结构、所述第六垂直沟道结构、所述第七垂直沟道结构和所述第八垂直沟道结构中的每一个都包括设置在对应有源区域中的第一源极/漏极区域、位于所述第一源极/漏极区域之上的沟道区域和位于所述沟道区域之上的第二源极/漏极区域，所述第一垂直沟道结构的所述第一源极/漏极区域设置在所述第一电源节点有源区域中，所述第二垂直沟道结构的所述第一源极/漏极区域设置在所述第一电源节点有源区域中，所述第三垂直沟道结构的所述第一源极/漏极区域设置在所述写第二电源节点有源区域中，所述第四垂直沟道结构的所述第一源极/漏极区域设置在所述写第二电源节点有源区域中，所述第五垂直沟道结构的所述第一源极/漏极区域设置在所述写位线节点有源区域中，所述第六垂直沟道结构的所述第一源极/漏极区域设置在所述互补写位线节点有源区域中，所述第七垂直沟道结构的所述第一源极/漏极区域设置在所述局部节点有源区域中，所述第八垂直沟道结构的所述第一源极/漏极区域设置在所述局部节点有源区域中；在所述衬底上方形成第一栅电极、第二栅电极、第三栅电极、第四栅电极和第五栅电极，所述第一栅电极环绕所述第一垂直沟道结构、所述第三垂直沟道结构和所述第七垂直沟道结构，所述第二栅电极环绕所述第二垂直沟道结构和所述第四垂直沟道结构，所述第三栅电极环绕所述第五垂直沟道结构，所述第四栅电极环绕所述第六垂直沟道结构，所述第五栅电极环绕所述第八垂直沟道结构，以及； 将所述第一垂直沟道结构、所述第三垂直沟道结构和所述第五垂直沟道结构的对应的第二源极/漏极区域电连接在一起并且电连接至所述第二栅电极，并且将所述第二垂直沟道结构、所述第四垂直沟道结构和所述第六垂直沟道结构的对应的第二源极/漏极区域电连接在一起并且电连接至所述第一栅电极。
【文档编号】H01L27/11GK106057809SQ201510559399
【公开日】2016年10月26日
【申请日】2015年9月6日
【发明人】廖忠志
【申请人】台湾积体电路制造股份有限公司