自对准分裂栅极闪速存储器的制造方法
【专利摘要】本发明实施例涉及一种自对准分裂栅极存储单元和相关的方法。自对准分裂栅极存储单元具有存储栅极，存储栅极具有平坦的顶面。存储栅极间隔件直接布置在存储栅极之上，存储栅极间隔件的横向尺寸小于存储栅极的横向尺寸。存储栅极间隔件具有沿着电荷捕获层的上部设置的内侧壁和相对于存储栅极的外侧壁横向地向回凹进的外侧壁。在一些实施例中，介电衬垫连续地内衬于存储栅极的外侧壁、在未被存储栅极间隔件覆盖的存储栅极的顶面的部分上延伸以及沿着存储栅极间隔件的外侧壁向上延伸。
【专利说明】
自对准分裂栅极闪速存储器
技术领域
[0001]本发明实施例涉及一种自对准分裂栅极存储单元和相关的方法。
【背景技术】
[0002]闪速存储器是可以快速地电擦除和重新编程的电子非易失性计算机存储介质。它用于各种电子器件和设备。为了存储信息，闪速存储器包括存储单元的可寻址的阵列，存储单元具有电荷存储组件。常见的闪速存储单元包括堆叠栅极存储单元和分裂栅极存储单元。与堆叠栅极存储单元相比，分裂栅极存储单元具有较高的注入效率、对短沟道效应的更小易感性和更好的擦除免疫性。
【发明内容】
[0003]根据本发明的一个实施例，提供了一种分裂栅极存储单元，包括:选择栅极，设置在半导体衬底上方，通过栅极介电层与所述半导体衬底分开；存储栅极，布置在所述选择栅极的一侧处；电荷捕获层，具有设置在所述选择栅极和所述存储栅极的相邻侧壁之间的垂直部分和在所述存储栅极下面延伸的横向部分；源极/漏极区，设置在所述选择栅极和所述存储栅极的相对两侧处的所述半导体衬底中；存储栅极间隔件，直接布置在所述存储栅极之上，所述存储栅极间隔件的横向尺寸小于所述存储栅极的横向尺寸，其中，所述存储栅极间隔件具有沿着所述电荷捕获层的上部设置的内侧壁和相对于所述存储栅极的外侧壁横向地向回凹进的外侧壁；以及介电衬垫，连续地内衬于所述存储栅极的所述外侧壁、在未被所述存储栅极间隔件覆盖的所述存储栅极的顶面的部分上延伸以及沿着所述存储栅极间隔件的所述外侧壁向上延伸。
[0004]根据本发明的另一实施例，还提供了设置在半导体衬底上方的成对的分裂栅极存储单元，包括:成对的存储单元共用的共同的源极/漏极区，设置在所述半导体衬底中；与所述成对的存储单元对应的成对的选择栅极，分别布置在所述共同的源极/漏极区的相对两侧上，所述选择栅极的每个均具有平坦的上表面；与所述成对的存储单元对应的成对的存储栅极，分别布置在所述成对的选择栅极的相对两侧附近，所述存储栅极的每个均是立方体形状并且具有平坦的上表面和侧壁；电荷捕获层，将所述存储栅极的每个与相应的所述选择栅极分开并且在所述存储栅极的每个下面延伸；以及成对的存储栅极间隔件，直接设置在所述存储栅极的每个之上，其中，所述存储栅极间隔件的内侧壁与相应的所述存储栅极的内侧壁垂直地对准，以及所述存储栅极间隔件的外侧壁从相应的所述存储栅极的外侧壁向回凹进。
[0005]根据本发明的又另一实施例，还提供了一种形成具有自对准间隔件的分裂栅极存储单元的方法，包括:提供半导体衬底，所述半导体衬底包括成对的选择栅极和设置在所述选择栅极上方的相应的成对的选择栅极掩模；在所述半导体衬底的上表面上方、沿着所述选择栅极的侧壁、沿着所述选择栅极掩模的侧壁以及在所述选择栅极掩模的上表面上方形成共形的电荷捕获层；在共形的所述电荷捕获层的位于所述半导体衬底的所述上表面上面的部分上方形成存储栅极材料，由此所述存储栅极材料使所述电荷捕获层的上侧壁暴露；沿着所述电荷捕获层的位于所述存储栅极材料上方的所述上侧壁形成成对的存储栅极间隔件；使用所述成对的存储栅极间隔件作为存储栅极掩模来图案化所述存储栅极材料，从而在所述成对的选择栅极的相对两侧附近形成与所述存储栅极间隔件垂直地对准的成对的存储栅极。
【附图说明】
[0006]当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0007]图1示出了分裂栅极闪速存储单元的一些实施例的功能视图。
[0008]图2示出了成对的分裂栅极闪速存储单元的一些实施例的截面图。
[0009]图3示出了形成成对的分裂栅极闪速存储单元的方法的一些实施例的流程图。
[0010]图4至图17示出了形成成对的分裂栅极存储单元的方法的截面图的一些实施例。
【具体实施方式】
[0011]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0012]而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0013]分裂栅极闪速存储器通常包括接收、存储和传输数据位的分裂栅极存储单元的可寻址阵列。分裂栅极闪速存储单元包括选择栅极(SG)和存储栅极(MG)，选择栅极(SG)和存储栅极(MG)设置在位于衬底内的沟道区上方并且被电荷捕获层分开，电荷捕获层捕获预定量的电荷，该预定量的电荷与存储在存储单元中的数据状态对应。为了使将嵌入式闪速存储器与逻辑电路集成并且不导致如在先前的方法中的对芯片外围的污染变得实用，由介电间隔件覆盖闪速存储器的存储单元的SG和MG的顶面，以阻止当在源极/漏极区的顶部上形成硅化物层时在这些表面上形成硅化物。通常，为了制造这种闪速存储单元的MG，沿着SG的侧壁沉积并且图案化导电材料(存储栅极材料)以在SG的一侧上形成MG前体。然后沿着MG前体的外侧壁形成介电间隔件，以及然后使MG前体的上表面凹进以形成MG，MG的上表面位于SG和介电间隔件上表面之下。因为MG上表面是窄的，因此在MG上方存在限定在介电间隔件和SG的侧壁之间的小凹槽。不利地是，由于该凹槽小，当试图用电介质填充凹槽时在MG上方可能形成空隙。如此，随后的蚀刻可能通过这些空隙导致对下面的MG的损坏。结果，影响IC的可靠性。
[0014]因此，本发明涉及一种包括分裂栅极存储单元的改进的集成电路及相关的处理方法。在公开的方法中，本方法在形成介电间隔件之前降低了 MG材料以及然后在MG材料的顶面上方形成MG间隔件(帽间隔件)，而不是在已形成介电间隔件之后使MG前体凹进(这在一些情况下可能留下有问题的空隙)。MG间隔件用作掩模以形成MG。在随后的蚀刻工艺期间，消耗掉MG间隔件的最外面的部分，暴露MG的顶面的外部。然后沿着MG间隔件的侧壁、沿着MG的顶面的暴露的外部以及沿着MG的侧壁形成介电衬垫。在一些实施例中，可以沿着介电衬垫并且在介电衬垫上方形成侧壁间隔件，并且侧壁间隔件具有在MG的顶面的暴露的外部上方延伸的上部。因此，侧壁间隔件的上部将宽于下部。有利地，这个工艺和相应的结构没有经受如先前工艺的空隙形成问题，并且因此在一些方面提供改进的可靠性。
[0015]在一些实施例中，公开的集成电路可以包括与一些CMOS电路系统集成的嵌入式分裂栅极闪速存储器。分裂栅极闪速存储器包括布置成阵列的多个存储单元。在一些实施例中，存储单元可以布置为“NAND”结构，其中多个存储单元串联。然而在一些其他实施例中，存储单元可以布置为“N0R”结构，其中多个存储单元并联并且每两个存储单元可以共用具有对称结构的共同的源极或漏极区以实现更密集的数据存储。尽管图2中示出了成对的存储单元共用共同的漏极区的实例，但是应该理解，图2并不是限制性的并且任何适用的存储阵列布置是可以接受的。此外，以下给出的实例数值(例如，厚度或距离尺寸)在28nm制造工艺下，以及公开的集成电路和处理方法也可以适用于其他制造节点。
[0016]图1示出了分裂栅极存储单元100的一些实施例的功能视图。分裂栅极存储单元100包括横向地设置在源极区和漏极区之间的衬底上方的选择栅极(SG) 106和存储栅极(MG) 112。SG 106连接至字线(WL)以控制分裂栅极存储单元100的存取。电荷捕获层110设置在SG 106和MG 112之间并且在MG 112下面延伸以用作电荷储存组件。电荷(电子)可以通过源极区和漏极区之间的沟道注射至电荷捕获层110。可以将低电压应用于SG106以形成位于SG下方的反型沟道。在将低电压应用于SG 106的同时，将高电压应用于MG112，MG 112从电荷捕获层110吸引电子或将电子排斥至电荷捕获层110，产生高注入或去除效率。低SG电压有助于最小化在编程期间的漏极电流，与标准一个晶体管存储器相比，漏极电流导致相对小的编程能力(programming power)。
[0017]图2示出了根据一些实施例的包括成对的分裂栅极闪速存储单元的集成电路200的截面图。如在以下更详细的描述中应当理解的，该成对的分裂栅极闪速存储单元包括位于半导体衬底102上方的第一存储单元201a和第二存储单元201b。每个第一和第二存储单元201a、201b包括布置在沟道区上方的栅极结构203a、203b，沟道区将存储单元201的源极/漏极区126、124分开。因此，第一存储单元201a包括布置在第一源极/漏极区126a和第二源极/漏极区124之间的第一栅极结构203a ;以及第二存储单元201b包括布置在第二源极/漏极区124和第三源极/漏极区126b之间的第二栅极结构203b。作为实例，第二源极/漏极区124可以用作用于第一和第二存储单元201a、201b的共用的或共同的漏极区，以及第一和第三源极/漏极区126a、126b可以分别用作用于第一和第二存储单元201a、201b的单独的源极区。在一些实施例中，栅极结构203a、203b可以对称地布置在共同的漏极区124的相对两侧上并且具有基本上相同的结构。如图2所示，第一栅极结构203a具有第一选择栅极106a，以及第二栅极结构203b具有第二选择栅极106b。对应于第一栅极结构203a的第一存储栅极112a设置在第一选择栅极106a的一侧(例如，与共同的漏极区124相对的图2中的左侧)处。对应于第二栅极结构203b的第二存储栅极112b设置在第二选择栅极106b的相对侧(例如，远离共同的漏极区124且与第一存储栅极112a对称的图2中的右侧)处。为了简化的目的，下文仅描述一个存储单元，但是将理解，其他存储单元具有相应的部件。此外，简化“a”和“b”(例如，在第一和第二存储器201a和201b中)的命名以省略“a”和“b”，例如，参考标号201指的是第一或第二存储单元。
[0018]如以上所述，一个分裂栅极存储单元201包括设置在半导体衬底102上方的选择栅极(SG) 106。SG 106通过栅极电介质204与半导体衬底102分开。存储栅极(MG) 112布置在SG 106的一侧处。在一些实施例中，SG 106和MG 112具有带有平坦的顶面和侧壁的立方体形状，这种立方体形状有益于临界尺寸控制、间隔件形成和泄漏控制。在一些实施例中，SG106和MG 112包括掺杂的多晶硅；然而，在其他实施例中，例如，SG 106和MG 112可以由诸如金属的其他导电材料制成。电荷捕获层110被配置为储存电荷并且具有设置在SG106和MG 112的相邻的侧壁之间的垂直部分111和在MG 112下面延伸的横向部分113。在一些实施例中，电荷捕获层110包括夹在第一介电层I 1a (例如，底部氧化物层)和第二介电层IlOc(例如，顶部氧化物层)之间的电荷捕获组件IlOb(例如，氮化物层或随机布置的球状硅点的层)。在存储单元201的操作期间，构造第一和/或第二介电层IlOaUlOc以促进电子隧穿至电荷捕获组件IlOb或促进电子从电荷捕获组件IlOb隧穿，从而使得电荷捕获组件IlOb可以保持捕获的电子，捕获的电子以对应于存储在存储单元201中的数据状态的方式改变存储单元201的阀值电压。
[0019]在一些实施例中，从半导体衬底102的上表面到MG 112的顶面的第一高度小于从半导体衬底102的上表面到SG 106的顶面的第二高度。存储栅极间隔件214沿着电荷捕获层110的上侧壁直接设置在MG 112之上。存储栅极间隔件214帮助防止MG 112和SG106的顶面之间的泄漏。在一些实施例中，存储栅极间隔件214也作为用于存储栅极形成的自对准间隔件。在其他实施例中，存储栅极间隔件214也防止在源极/漏极区124、126的硅化工艺期间MG 112的顶面被硅化。在一些实施例中，存储栅极间隔件214可以由氮化硅制成。存储栅极间隔件214的横向尺寸可以小于在存储栅极间隔件214下面的MG 112的横向尺寸。存储栅极间隔件214具有与MG 112的内侧壁垂直对准的内侧壁(邻近电荷捕获层110);以及存储栅极间隔件214具有从MG 112的外侧壁横向地向回凹进的外侧壁(与电荷捕获层110相对)，从而暴露MG 112的顶面的周边部分。在一些实施例中，MG 112的顶面的暴露的周边部分可以具有从约10埃至约200埃的范围内的横向尺寸。例如，由二氧化硅制成的介电衬垫206可以设置为沿着位于电荷捕获层110和源极/漏极区126之间的半导体衬底102的上表面的部分、连续地沿着MG 112的外侧壁、位于MG 112的顶面的暴露的周边部分的上面以及沿着存储栅极间隔件214的外侧壁向上延伸。在一些实施例中，介电衬垫206的宽度可以在从约5埃至约50埃的范围内。侧壁间隔件208可以设置为沿着介电衬垫206并且位于MG 112的顶面的周边部分上面。侧壁间隔件208可以由氮化硅制成并且具有在MG 112上方延伸并且宽于下部的上部。
[0020]在一些实施例中，介电衬垫206和侧壁间隔件208可以进一步设置为沿着与MG112相对的SG 106的其他侧面。介电衬垫206可以设置在位于SG 106和共同的漏极区124之间的半导体衬底102的上表面的部分上方，以及介电衬垫206沿着SG 106的外侧壁(与电荷捕获层110相对)向上延伸。侧壁间隔件208可以位于介电衬垫206上并且具有与介电衬垫206的外侧壁对准的外侧壁。在一些实施例中，由于平坦化工艺，侧壁间隔件208、介电衬垫206、存储栅极间隔件214和SG 106的上表面是共平面的。由于自对准图案化，电荷捕获层110和MG 112的外侧壁可以是垂直对准的。在一些实施例中，硅化物层128可以设置在源极/漏极区124、126的顶面上，以及诸如氮化物层的接触蚀刻停止层(CESL) 210设置在硅化物层128上方并且沿着栅极结构203的拓扑结构。接触通孔216穿过CESL 210设置并且连接至源极/漏极区124、126。
[0021]图3示出了根据一些实施例的形成分裂栅极存储单元的方法300的流程图。虽然公开的方法(例如方法300)在以下示出和描述为一系列的行为和事件，将理解，示出的这些行为和事件的顺序不应理解为限制意义的。例如，一些行为可以以不同的顺序发生和/或与本文示出和/或描述的那些行为或事件不同的其他行为或事件同时发生。此外，并不需要所有示出的行为以实现本文说明书的一个或多个方面或实施例。此外，可以在一个或多个单独的行为和/或阶段来执行本文描述的一个或多个行为。
[0022]在行为302中，提供半导体衬底，半导体衬底包括成对的选择栅极和设置在选择栅极上方的相应的成对的选择栅极掩模。
[0023]在行为304中，在选择栅极掩模、选择栅极和半导体衬底的暴露的表面上形成共形的电荷捕获层。在半导体衬底的上表面上方、沿着选择栅极和选择栅极掩模的侧壁以及在选择栅极掩模的顶面上方形成共形的电荷捕获层。
[0024]在行为306中，在共形的电荷捕获层上方依次形成存储栅极材料和光刻胶材料。存储栅极材料和光刻胶材料通过不同的形成技术形成。
[0025]在行为308中，回蚀刻存储栅极材料和光刻胶材料以暴露共形的电荷捕获层的上侧壁。
[0026]在行为310中，在存储栅极材料上方、沿着共形的电荷捕获层的上侧壁形成成对的存储栅极间隔件。
[0027]在行为312中，去除存储栅极材料的未被成对的存储栅极间隔件覆盖的部分以形成与存储栅极材料的剩余部分对应的成对的存储栅极。
[0028]在行为314中，去除电荷捕获层的未被存储栅极覆盖或不位于存储栅极的每个和相应的选择栅极之间的部分。同时去除存储栅极间隔件的每个的外部，暴露存储栅极的顶面的部分。
[0029]在行为316中，在半导体衬底上方、沿着存储栅极的暴露表面、存储栅极间隔件的暴露表面、选择栅极掩模的暴露表面和选择栅极的暴露表面依次形成介电衬垫材料和侧壁间隔件材料。
[0030]在行为318中，蚀刻介电衬垫材料和侧壁间隔件材料以形成介电衬垫和侧壁间隔件。
[0031]在行为320中，在源极/漏极区的上部区域上直接形成硅化物层，同时覆盖成对的选择栅极和成对的存储栅极以阻止硅化物的形成。然后形成接触件以欧姆连接至源极/漏极区。
[0032]图4至图17示出了根据一些实施例的形成成对的分裂栅极存储单元的方法的一些截面图。尽管图4至图17描述为与方法300相关，将理解图4至图17中公开的结构并不限制于这样的方法。
[0033]图4示出了对应于行为302的截面图400的一些实施例。如截面图400中所示，提供半导体衬底102，半导体衬底102包括成对的选择栅极106和设置在选择栅极106上方的相应的成对的选择栅极掩模402。栅极电介质204可以设置在半导体衬底102和选择栅极106之间。半导体衬底102通常是具有均匀厚度的平面。此外，半导体衬底102是η或P型的，并且可以例如是硅晶圆，诸如块状硅晶圆或绝缘体上硅(SOI)晶圆。如果存在，SOI衬底通常由布置在处理晶圆上方并且通过埋氧层与处理晶圆分开的高质量硅的有源层构成。栅极介电层204可以是诸如二氧化硅的氧化物或高k介电材料。选择栅极由诸如掺杂的多晶硅的导电材料制成。在一些实施例中，选择栅极掩模通常包括氮，并且可以是氮化娃。
[0034]图5示出了对应于行为304的截面图500的一些实施例。如图500所示，在选择栅极掩模402、选择栅极106、栅极介电层204和半导体衬底102的暴露的表面上形成电荷捕获层110。在一些实施例中，可以通过等离子体增强化学汽相沉积(PECVD)来形成电荷捕获层110，以及电荷捕获层110可以由诸如图5的插图中所示的夹在第一和第二介电层110a、IlOc之间的电荷捕获组件IlOb的多个层构成。在一些实施例中，电荷捕获层110包括第一氧化物层、氮化物层和第二氧化物层，或电荷捕获层110可以被称为氧化物-氮化物-氧化物(ONO)结构。
[0035]图6至图7示出了对应于行为306的截面图600、700的一些实施例。如截面图600中所示，在电荷捕获层110上方形成存储栅极材料602。在一些实施例中，例如，存储栅极材料602可以是掺杂的多晶硅或金属。可以通过诸如化学汽相沉积(CVD)或物理汽相沉积(PVD)的沉积技术来形成存储栅极材料602。存储栅极材料602的顶面大体上沿着位于存储栅极材料602之下的电荷捕获层110的拓扑结构。如截面图700中所示，在存储栅极材料602上方形成光刻胶材料702。形成光刻胶材料702以实现用于随后的蚀刻工艺的平坦的顶面。在一些实施例中，可以通过诸如旋涂的涂覆技术来形成光刻胶材料。形成的光刻胶材料702的顶面基本是平坦的。
[0036]图8示出了对应于行为308的截面图800的一些实施例。如截面图800中所示，回蚀刻存储栅极材料602和光刻胶材料702以非选择性地去除存储栅极材料602和光刻胶材料702的上部以暴露电荷捕获层110的上侧壁802s。因此，剩余的存储栅极材料602具有与半导体衬底102的顶面平行的基本平坦的顶面。在一些实施例中，剩余的存储栅极材料602的高度小于选择栅极106的高度。在一些实施例中，通过干蚀刻工艺去除上部。一些示例性蚀刻气体包括SF6、HBr, Cl2^P O 2。
[0037]图9示出了对应于行为310的截面图900的一些实施例。如截面图900中所示，存储栅极间隔件材料902首先形成在存储栅极材料602上方、沿着上侧壁802s并且在电荷捕获层110上方向上延伸。然后，回蚀刻存储栅极间隔件材料902以去除存储栅极间隔件材料902的横向部分以及保留沿着电荷捕获层110的上侧壁802s的垂直部分。垂直部分包括在成对的选择栅极106的相对两侧处的第一成对的存储栅极间隔件214和在选择栅极106的每个的其他侧处的第二成对的存储栅极间隔件904。在一些实施例中，在回蚀刻工艺期间至少部分地消耗掉电荷捕获层的暴露部分(例如，位于选择栅极掩模上面的部分)。
[0038]图10示出了对应于行为312的截面图1000的一些实施例。如截面图1000中所示，垂直地去除存储栅极材料602的未被第一和第二成对的存储栅极间隔件214、904覆盖的部分，保留成对的存储栅极112和成对的导电体1002。
[0039]图11至图13示出了对应于行为314的截面图1100、1200、1300的一些实施例。如截面图1100中所示，利用掩模1102覆盖周边区域来去除第二成对的存储栅极间隔件904和该成对的导电体1002。如截面图1200所示，去除第二介电层IlOc的暴露的部分(未被存储栅极112覆盖并且不位于存储栅极112和选择栅极106之间)。如截面图1300所示，去除电荷捕获组件IlOb的暴露部分。在一些实施例中，通过湿蚀刻工艺部分地去除第二介电层IlOc和电荷捕获组件110b。去除第二介电层IlOc的第一蚀刻溶液可以对电荷捕获组件IlOb具有高选择性，从而使得不将第一介电层IlOa暴露于第一蚀刻溶液而被损坏。去除电荷捕获组件IlOb的第二蚀刻溶液可以对第一介电层IlOa具有高选择性以不损坏第一介电层110a。如截面图1300所示，利用第一和第二蚀刻溶液同时去除存储栅极间隔件214的每个的外部(虚线)，从而暴露存储栅极112的顶面的部分1302s。使存储栅极间隔件214的外侧壁1304s从存储栅极112的外侧壁1306s向回凹进。存储栅极112、存储栅极间隔件214的内侧壁1308s、1310s垂直地对准。
[0040]图14示出了对应于行为316的截面图1400的一些实施例。如截面图1400中所示，在半导体衬底102上方、沿着存储栅极112的暴露表面、存储栅极间隔件214的暴露表面、选择栅极掩模402的暴露表面和选择栅极106的暴露表面依次形成介电衬垫材料1402和侧壁间隔件材料1404。介电衬垫材料1402邻接存储栅极的外侧壁1306s、存储栅极112的顶面的部分1302s以及存储栅极间隔件214的外侧壁1304s和倾斜或锥形的顶面1408s。在一些实施例中，介电衬垫材料1402可以是通过CVD或ALD(原子层沉积)形成的二氧化硅。侧壁间隔件材料1404可以是氮化硅。
[0041]图15示出了对应于行为318的截面图1500的一些实施例。如截面图1500中所示，蚀刻介电衬垫材料1402和侧壁间隔件材料1404以形成沿着存储栅极112、存储栅极间隔件214、选择栅极掩模402和选择栅极106的侧壁的外介电衬垫206和内介电衬垫207以及外侧壁间隔件208和内侧壁间隔件209。介电衬垫206可以用作具有相对高的选择性的蚀刻停止层并且增强侧壁间隔件208的粘附性。外侧壁间隔件208具有邻接介电衬垫206的内侧壁以及垂直、平坦的外侧壁。外侧壁间隔件208的上部具有比下部更大的横向尺寸。
[0042]图16至图17示出了对应于行为320的截面图1600、1700的一些实施例。如截面图1600所示，在位于内侧壁间隔件209之间的半导体衬底102中形成共同的或共用的源极/漏极区124，以及在外侧壁间隔件208的外侧壁的相对两侧上形成单独的源极/漏极区126。在源极/漏极区124、126的上部区域上直接形成硅化物层128，同时覆盖成对的选择栅极106和成对的存储栅极112以防止硅化物的形成。形成例如低k材料的第一介电层1602以填充硅化物层208上方的间隔并且覆盖工件。实施平坦化并且停止在选择栅极106处。如截面图1700所示，在平坦化的工件上方形成诸如二氧化硅或低k介电层的第二介电层1702，以及接触件216形成为穿过第一和第二介电层1602、1702并且延伸至源极/漏极区 124、126。
[0043]因此，如从以上可以理解的，本发明提供了一种自对准分裂栅极存储单元，自对准分裂栅极存储单元具有由在存储栅极下面延伸的电荷捕获层分开的选择栅极和存储栅极。存储栅极可以通过回蚀刻存储栅极材料以实现降低的平坦的顶面来形成。因此存储栅极具有易控制的高度并且良好地限定以阻止泄漏。然后可以容易地在降低的存储栅极材料的上面形成存储栅极间隔件。然后通过存储栅极间隔件限定自对准存储栅极。在后面的一些蚀刻工艺期间消耗掉存储栅极间隔件的最外面的部分，从而使得存储栅极间隔件的外侧壁从存储栅极的外侧壁横向地向回凹进，将存储栅极的顶面的外部暴露于随后形成的介电衬垫。由于工艺窗口宽于先前的方法，因此也能够进一步缩小本公开的器件和方法。本发明也提供了设置在半导体衬底上方的成对的分裂栅极存储单元。该成对的分裂栅极存储单元可以包括存储单元共用的共同的源极/漏极区。该成对的分裂栅极存储单元相应地包括对称地布置在共同的源极/漏极区的相对两侧上的成对的选择栅极和成对的存储栅极。存储栅极分别布置在该成对的选择栅极的相对两侧附近，通过在存储栅极的每个下面延伸的电荷捕获层将存储栅极的每个与相应的选择栅极分开。分裂栅极存储单元的每个均可以具有如以上描述的结构。
[0044]在一些实施例中，本发明涉及分裂栅极存储单元。分裂栅极存储单元包括设置在半导体衬底上方的选择栅极，选择栅极通过栅极介电层与半导体衬底分开。分裂栅极存储单元还包括存储栅极和电荷捕获层，存储栅极布置在选择栅极的一侧处，电荷捕获层具有设置在选择栅极和存储栅极的相邻侧壁之间的垂直部分和在存储栅极下面延伸的横向部分。分裂栅极存储单元还包括设置在选择栅极和存储栅极的相对两侧处的半导体衬底中的源极/漏极区。分裂栅极存储单元还包括直接布置在存储栅极之上的存储栅极间隔件，存储栅极间隔件的横向尺寸小于存储栅极的横向尺寸。存储栅极间隔件具有沿着电荷捕获层的上部设置的内侧壁和相对于存储栅极的外侧壁横向地向回凹进的外侧壁。分裂栅极存储单元还包括介电衬垫，介电衬垫连续地内衬于存储栅极的外侧壁、在未被存储栅极间隔件覆盖的存储栅极的顶面的部分上延伸以及沿着存储栅极间隔件的外侧壁向上延伸。
[0045]在其他实施例中，本发明涉及设置在半导体衬底上方的成对的分裂栅极存储单元。该成对的分裂栅极存储单元包括存储单元共用的共同的源极/漏极区。该成对的分裂栅极存储单元还包括分别布置在共同的源极/漏极区的相对两侧上的与该成对的存储单元对应的成对的选择栅极，选择栅极的每个均具有平坦的上表面。该成对的分裂栅极存储单元还包括分别布置在该成对的选择栅极的相对两侧附近的与该成对的存储单元对应的成对的存储栅极，存储栅极的每个均是立方体形状并且具有平坦的上表面和侧壁。该成对的分裂栅极存储单元还包括电荷捕获层，电荷捕获层将存储栅极的每个与相应的选择栅极分开并且在存储栅极的每个下面延伸。该成对的分裂栅极存储单元还包括直接设置在存储栅极的每个之上的成对的存储栅极间隔件。存储栅极间隔件的内侧壁与相应的存储栅极的内侧壁垂直地对准，以及存储栅极间隔件的外侧壁从相应的存储栅极的外侧壁向回凹进。
[0046]在又其他实施例中，本发明涉及一种形成具有自对准间隔件的分裂栅极存储单元的方法。方法包括提供半导体衬底，半导体衬底包括成对的选择栅极和设置在选择栅极上方的相应的成对的选择栅极掩模。方法还包括在半导体衬底的上表面上方、沿着选择栅极的侧壁、沿着选择栅极掩模的侧壁以及在选择栅极掩模的上表面上方形成共形的电荷捕获层。方法还包括在共形的电荷捕获层的位于半导体衬底的上表面上面的部分上方形成存储栅极材料。存储栅极材料使电荷捕获层的上侧壁暴露。方法还包括沿着电荷捕获层的位于存储栅极材料上方的上侧壁形成成对的存储栅极间隔件。方法还包括使用该成对的存储栅极间隔件作为存储栅极掩模来图案化存储栅极材料，从而在该成对的选择栅极的相对两侧附近形成与存储栅极间隔件垂直地对准的成对的存储栅极。
[0047]根据本发明的一个实施例，提供了一种分裂栅极存储单元，包括:选择栅极，设置在半导体衬底上方，通过栅极介电层与所述半导体衬底分开；存储栅极，布置在所述选择栅极的一侧处；电荷捕获层，具有设置在所述选择栅极和所述存储栅极的相邻侧壁之间的垂直部分和在所述存储栅极下面延伸的横向部分；源极/漏极区，设置在所述选择栅极和所述存储栅极的相对两侧处的所述半导体衬底中；存储栅极间隔件，直接布置在所述存储栅极之上，所述存储栅极间隔件的横向尺寸小于所述存储栅极的横向尺寸，其中，所述存储栅极间隔件具有沿着所述电荷捕获层的上部设置的内侧壁和相对于所述存储栅极的外侧壁横向地向回凹进的外侧壁；以及介电衬垫，连续地内衬于所述存储栅极的所述外侧壁、在未被所述存储栅极间隔件覆盖的所述存储栅极的顶面的部分上延伸以及沿着所述存储栅极间隔件的所述外侧壁向上延伸。
[0048]在上述的分裂栅极存储单元中，其中，所述存储栅极间隔件包括氮化硅(SiN)。
[0049]在上述的分裂栅极存储单元中，其中，所述介电衬垫包括二氧化娃(S12)。
[0050]在上述的分裂栅极存储单元中，还包括:SiN侧壁间隔件，邻接所述介电衬垫的外侧壁设置。
[0051]在上述的分裂栅极存储单元中，其中，所述介电衬垫还内衬于所述选择栅极的与所述存储栅极相对的另一侧，以及侧壁间隔件覆盖所述介电衬垫的外侧壁。
[0052]在上述的分裂栅极存储单元中，其中，所述侧壁间隔件、所述介电衬垫、所述存储栅极间隔件、所述电荷捕获层的上表面与所述选择栅极的上表面是共平面的。
[0053]在上述的分裂栅极存储单元中，其中，所述侧壁间隔件位于所述介电衬垫上。
[0054]在上述的分裂栅极存储单元中，其中，所述电荷捕获层包括:氮化物层，夹在第一介电层和第二介电层之间，其中，所述第一介电层邻接所述半导体衬底的上表面和所述选择栅极，以及所述第二介电层邻接所述存储栅极和所述存储栅极间隔件。
[0055]在上述的分裂栅极存储单元中，其中，所述电荷捕获层包括:
[0056]球状硅点的层，随机布置在所述第一介电层和所述第二介电层之间，其中，所述第一介电层邻接所述半导体衬底的上表面和所述选择栅极，以及所述第二介电层邻接所述存储栅极和所述存储栅极间隔件。
[0057]在上述的分裂栅极存储单元中，其中，所述电荷捕获层的横向部分具有与所述存储栅极的外侧壁对准并且被所述介电衬垫覆盖的侧壁。
[0058]根据本发明的另一实施例，还提供了设置在半导体衬底上方的成对的分裂栅极存储单元，包括:成对的存储单元共用的共同的源极/漏极区，设置在所述半导体衬底中；与所述成对的存储单元对应的成对的选择栅极，分别布置在所述共同的源极/漏极区的相对两侧上，所述选择栅极的每个均具有平坦的上表面；与所述成对的存储单元对应的成对的存储栅极，分别布置在所述成对的选择栅极的相对两侧附近，所述存储栅极的每个均是立方体形状并且具有平坦的上表面和侧壁；电荷捕获层，将所述存储栅极的每个与相应的所述选择栅极分开并且在所述存储栅极的每个下面延伸；以及成对的存储栅极间隔件，直接设置在所述存储栅极的每个之上，其中，所述存储栅极间隔件的内侧壁与相应的所述存储栅极的内侧壁垂直地对准，以及所述存储栅极间隔件的外侧壁从相应的所述存储栅极的外侧壁向回凹进。
[0059]在上述的分裂栅极存储单元中，其中，所述成对的选择栅极的高度大于所述成对的存储栅极的高度。
[0060]在上述的分裂栅极存储单元中，还包括:成对的介电衬垫，邻接所述成对的存储栅极和所述成对的选择栅极的外侧壁，在所述存储栅极的未被所述存储栅极间隔件覆盖的上表面的部分上延伸，以及向上延伸以覆盖所述存储栅极间隔件的外侧壁。
[0061]在上述的分裂栅极存储单元中，还包括:成对的侧壁间隔件，分别覆盖所述成对的介电衬垫的外侧壁，具有沿着所述介电衬垫的轮廓的内侧壁和平坦的外侧壁，所述成对的侧壁间隔件的上部具有比下部更大的横向尺寸。
[0062]在上述的分裂栅极存储单元中，还包括:硅化物层，设置在所述共同的源极/漏极区上方；以及接触蚀刻停止层(CESL)，设置在所述硅化物层上方和所述分裂栅极存储单元的暴露的表面上方。
[0063]根据本发明的另一实施例，还提供了一种形成具有自对准间隔件的分裂栅极存储单元的方法，包括:提供半导体衬底，所述半导体衬底包括成对的选择栅极和设置在所述选择栅极上方的相应的成对的选择栅极掩模；在所述半导体衬底的上表面上方、沿着所述选择栅极的侧壁、沿着所述选择栅极掩模的侧壁以及在所述选择栅极掩模的上表面上方形成共形的电荷捕获层；在共形的所述电荷捕获层的位于所述半导体衬底的所述上表面上面的部分上方形成存储栅极材料，由此所述存储栅极材料使所述电荷捕获层的上侧壁暴露；沿着所述电荷捕获层的位于所述存储栅极材料上方的所述上侧壁形成成对的存储栅极间隔件；使用所述成对的存储栅极间隔件作为存储栅极掩模来图案化所述存储栅极材料，从而在所述成对的选择栅极的相对两侧附近形成与所述存储栅极间隔件垂直地对准的成对的存储栅极。
[0064]在上述方法中，还包括:去除所述电荷捕获层的未被所述存储栅极覆盖或不位于所述存储栅极的每个和相应的所述选择栅极之间的部分，其中，同时去除所述存储栅极间隔件的每个的最外面的部分，暴露所述存储栅极的上表面的部分；在所述半导体衬底上方、沿着所述存储栅极的暴露表面、所述存储栅极间隔件的暴露表面、所述选择栅极掩模的暴露表面和所述选择栅极的暴露表面依次地形成介电衬垫材料和侧壁间隔件材料；以及图案化所述介电衬垫材料和所述侧壁间隔件材料以形成介电衬垫和侧壁间隔件，所述介电衬垫邻接所述存储栅极的外侧壁、在所述存储栅极的所述上表面的暴露部分上延伸、沿着所述存储栅极间隔件的外侧壁向上延伸并且邻接所述成对的选择栅极和相应的所述选择栅极掩模的外侧壁，以及所述侧壁间隔件具有平坦的外侧壁。
[0065]在上述方法中，其中，所述成对的存储栅极间隔件和所述侧壁间隔件包括氮化硅(SiN)，以及所述介电衬垫包括二氧化娃(S12)。
[0066]在上述方法中，还包括:在所述衬底中形成源极/漏极区，其中，所述源极/漏极区布置在所述选择栅极之间和所述存储栅极的外侧附近；在所述源极/漏极区的上部区域上直接形成硅化物层，同时通过所述选择栅极掩模或所述存储栅极间隔件覆盖所述成对的选择栅极和所述成对的存储栅极以阻止在所述成对的选择栅极和所述成对的存储栅极上形成硅化物；在所述硅化物层上方和所述分裂栅极存储单元的暴露表面上方形成接触蚀刻停止层(CESL);以及形成延伸至所述源极/漏极区的接触件。
[0067]在上述方法中，其中，通过首先在共形的所述电荷捕获层上方形成导电材料以及在光刻胶材料上旋涂以形成平坦的上表面，随后对所述导电材料和所述光刻胶材料进行非选择性的等离子体蚀刻工艺来形成所述存储栅极材料。
[0068]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.一种分裂栅极存储单元，包括: 选择栅极，设置在半导体衬底上方，通过栅极介电层与所述半导体衬底分开； 存储栅极，布置在所述选择栅极的一侧处； 电荷捕获层，具有设置在所述选择栅极和所述存储栅极的相邻侧壁之间的垂直部分和在所述存储栅极下面延伸的横向部分； 源极/漏极区，设置在所述选择栅极和所述存储栅极的相对两侧处的所述半导体衬底中； 存储栅极间隔件，直接布置在所述存储栅极之上，所述存储栅极间隔件的横向尺寸小于所述存储栅极的横向尺寸，其中，所述存储栅极间隔件具有沿着所述电荷捕获层的上部设置的内侧壁和相对于所述存储栅极的外侧壁横向地向回凹进的外侧壁；以及 介电衬垫，连续地内衬于所述存储栅极的所述外侧壁、在未被所述存储栅极间隔件覆盖的所述存储栅极的顶面的部分上延伸以及沿着所述存储栅极间隔件的所述外侧壁向上延伸。2.根据权利要求1所述的分裂栅极存储单元，其中，所述存储栅极间隔件包括氮化硅(SiN) ο3.根据权利要求1所述的分裂栅极存储单元，其中，所述介电衬垫包括二氧化硅(S12) ο4.根据权利要求3所述的分裂栅极存储单元，还包括: SiN侧壁间隔件，邻接所述介电衬垫的外侧壁设置。5.根据权利要求1所述的分裂栅极存储单元，其中，所述介电衬垫还内衬于所述选择栅极的与所述存储栅极相对的另一侧，以及侧壁间隔件覆盖所述介电衬垫的外侧壁。6.根据权利要求5所述的分裂栅极存储单元，其中，所述侧壁间隔件、所述介电衬垫、所述存储栅极间隔件、所述电荷捕获层的上表面与所述选择栅极的上表面是共平面的。7.根据权利要求6所述的分裂栅极存储单元，其中，所述侧壁间隔件位于所述介电衬垫上。8.根据权利要求1所述的分裂栅极存储单元，其中，所述电荷捕获层包括: 氮化物层，夹在第一介电层和第二介电层之间，其中，所述第一介电层邻接所述半导体衬底的上表面和所述选择栅极，以及所述第二介电层邻接所述存储栅极和所述存储栅极间隔件。9.设置在半导体衬底上方的成对的分裂栅极存储单元，包括: 成对的存储单元共用的共同的源极/漏极区，设置在所述半导体衬底中； 与所述成对的存储单元对应的成对的选择栅极，分别布置在所述共同的源极/漏极区的相对两侧上，所述选择栅极的每个均具有平坦的上表面； 与所述成对的存储单元对应的成对的存储栅极，分别布置在所述成对的选择栅极的相对两侧附近，所述存储栅极的每个均是立方体形状并且具有平坦的上表面和侧壁； 电荷捕获层，将所述存储栅极的每个与相应的所述选择栅极分开并且在所述存储栅极的每个下面延伸；以及 成对的存储栅极间隔件，直接设置在所述存储栅极的每个之上，其中，所述存储栅极间隔件的内侧壁与相应的所述存储栅极的内侧壁垂直地对准，以及所述存储栅极间隔件的外侧壁从相应的所述存储栅极的外侧壁向回凹进。10.一种形成具有自对准间隔件的分裂栅极存储单元的方法，包括: 提供半导体衬底，所述半导体衬底包括成对的选择栅极和设置在所述选择栅极上方的相应的成对的选择栅极掩模； 在所述半导体衬底的上表面上方、沿着所述选择栅极的侧壁、沿着所述选择栅极掩模的侧壁以及在所述选择栅极掩模的上表面上方形成共形的电荷捕获层； 在共形的所述电荷捕获层的位于所述半导体衬底的所述上表面上面的部分上方形成存储栅极材料，由此所述存储栅极材料使所述电荷捕获层的上侧壁暴露； 沿着所述电荷捕获层的位于所述存储栅极材料上方的所述上侧壁形成成对的存储栅极间隔件； 使用所述成对的存储栅极间隔件作为存储栅极掩模来图案化所述存储栅极材料，从而在所述成对的选择栅极的相对两侧附近形成与所述存储栅极间隔件垂直地对准的成对的存储栅极。
【文档编号】H01L27/115GK106057812SQ201510738904
【公开日】2016年10月26日
【申请日】2015年11月3日
【发明人】曾元泰, 吴常明, 刘世昌
【申请人】台湾积体电路制造股份有限公司