半导体结构及其形成方法

半导体结构及其形成方法
【专利摘要】提供了一种半导体结构及其形成方法。半导体结构包括：衬底；鳍结构，从衬底突出，鳍结构沿着第一方向延伸；隔离部件，设置在鳍结构的两侧上；栅极结构，位于鳍结构上方并且沿着垂直于第一方向的第二方向在隔离部件上延伸；以及其中，栅极结构包括第一部分和第二部分，第二部分位于第一部分上方并且第二部分在第一方向上的尺寸比第一部分在第一方向上的尺寸大。本发明实施例涉及半导体结构及其形成方法。
【专利说明】
半导体结构及其形成方法
技术领域
[0001] 本发明实施例大体地涉及半导体结构，并且更具体地涉及三维晶体管。
【背景技术】
[0002] 对集成电路制造商而言，为提高集成电路的集成度和降低集成电路的制造成本而 采用的若干策略之一是引入多栅极器件（例如，在单晶体管内并入多于一个栅极的多栅极 场效应晶体管）。由于减小传统的平面MOSFET的物理尺寸变得越来越困难，所以提出以诸 如鳍式场效应晶体管（FinFET)的多栅极器件来代替传统的平面M0SFET。
[0003] 然而，根据传统的制造技术，随着IC的尺寸变得越来越小，FinFET的栅极结构将 很有可能直接地相互接触。因此，需要能够防止邻近的金属栅极短路的FinFET结构。

【发明内容】

[0004] 根据本发明的一些实施例，提供了一种半导体结构，包括：衬底；鳍结构，从所述 衬底突出，所述鳍结构沿着第一方向延伸；隔离部件，设置在所述鳍结构的两侧上；栅极结 构，位于所述鳍结构上方并且沿着垂直于所述第一方向的第二方向在所述隔离部件上延 伸；以及其中，所述栅极结构包括第一部分和第二部分，所述第二部分位于所述第一部分上 方并且所述第二部分在所述第一方向上的尺寸比所述第一部分在所述第一方向上的尺寸 大。
[0005] 根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底；栅极 结构，在所述半导体衬底上方延伸，其中，所述栅极结构包括第一部分和第二部分，所述第 二部分位于所述第一部分上方并且所述第二部分在与所述栅极结构延伸的方向垂直的方 向上的尺寸比所述第一部分在与所述栅极结构延伸的方向垂直的方向上的尺寸大。
[0006] 根据本发明的又一些实施例，还提供了一种用于形成半导体结构的方法，包括：在 半导体衬底上沿着第一方向形成鳍结构；在所述半导体衬底和所述鳍结构上方沉积第一 层；以及在所述第一层上方沉积第二层，其中，沉积所述第一层包括原位生长掺杂有III族 或V族元素的硅层。
【附图说明】
[0007] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调， 根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚讨论，各个部件的尺寸 可以任意地增大或缩小。
[0008] 图1是根据本发明的一个实施例的示出了半导体结构的示意图。
[0009] 图2是根据本发明的图1的示出了半导体结构的截面图。
[0010] 图3是根据本发明的图1的示出了半导体结构的截面图。
[0011] 图4A是根据本发明的一个实施例的示出了半导体结构的示意图。
[0012] 图4B是根据本发明的一个实施例的示出了半导体结构的示意图。
[0013] 图5A至图5J示意性地示出了根据本发明的一个实施例的形成半导体结构的方 法。
【具体实施方式】
[0014] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本 发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外 的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实 例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨 论的各个实施例和/或配置之间的关系。
[0015] 而且，为便于描述，在此可以使用诸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个（或另一 些）元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操 作中的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而在此使用的 空间相对描述符可以同样地作相应的解释。
[0016] 下面详细讨论本实施例的制作和使用。然而，应当理解，本发明提供了可以体现在 各种具体环境中的许多可应用的发明概念。讨论的具体实施例仅仅说明了制造和使用本发 明的具体方式，并且不限制本发明的范围。
[0017] 根据在制造 MOSFET、FinFET或其他类型的场效应晶体管中使用的现有的金属栅 极制造技术，由于多晶硅栅极结构的均匀蚀刻的难度，不容易获得金属栅极结构的均匀的 底切轮廓（例如，具有垂直侧壁而不是向外倾斜的侧壁的金属栅极结构）。因此，金属栅极 基脚经常存在导致邻近的金属栅极短路的问题。此外，对FinFET器件而言，传统的金属栅 极制造技术往往会导致由一些蚀刻工艺引起的不期望的鳍顶部损坏。因此，需要能够防止 邻近的金属栅极的短路并且也防止不期望的鳍顶部损坏的FinFET结构。
[0018] 为了解决上述问题，本发明提供了在与衬底/鳍的界面处（例如，在界面处存在均 匀底切）具有缩进的栅极部分的半导体结构（及其形成方法）以防止邻近的金属栅极的短 路。此外，根据本发明，也可以通过具有相对高导电性的额外的层，解决不期望的鳍顶部破 坏的问题。
[0019] 参照附图，图1是根据本发明的一个实施例的示出了半导体结构100的示意图。 半导体结构100可以是多栅极的非平面场效应晶体管（例如，FinFET)。如图1所示，半导 体结构100包括：衬底101、鳍结构102、栅极结构103、高k介电层104、介电侧壁105a和 105b、间层介电（ILD) 106和隔离部件107。
[0020] 衬底101是向半导体结构100提供支撑的下面的层。衬底101可以是块状硅衬底、 外延硅衬底、硅锗衬底、碳化硅衬底、硅锗衬底或其他III-V族化合物衬底。
[0021] 鳍结构102形成为从衬底101突出的薄的、平面结构并且沿着第一方向（图1中 的X方向）延伸，以及可以由与衬底101相同的材料形成。鳍结构102可以包括源极区、漏 极区和沟道区（未示出）。源极区和漏极区通过沟道区分隔开，沟道区由栅极结构103包裹 围绕。栅极结构103的宽度（在图1中以X方向测量）确定了半导体结构100的有效沟道 长度。包裹围绕的栅极结构103提供更好的电控制并且因此有助于减少泄漏电流和克服其 他短沟道效应。
[0022] 设置在鳍结构102的两侧上的隔离部件107可以是浅沟槽隔离（STI)部件，并且 隔离部件107可以防止邻近的鳍结构102 (或邻近的半导体结构100)之间的电流泄漏。 隔离部件107可通过下列步骤形成：在衬底101中蚀刻沟槽的图案，沉积一种或多种介 电材料（诸如二氧化硅）以填充沟槽，并且去除过量的电介质，从而暴露出鳍结构102的 顶部。可以通过湿或干热氧化、物理汽相沉积（PVD)、原子层沉积（ALD)、高密度等离子体 CVD (HDPCVD)、其他合适的方法和/或它们的组合来形成隔离部件107。在一个实施例中，可 以由二氧化硅形成隔离部件107。隔离部件107可以具有多层结构，例如，形成在衬垫上方 的具有氧化硅或氮化硅的热氧化物衬垫层。
[0023] 栅极结构（栅电极）103布置在隔离部件107上以跨越鳍结构102并且在基本上 垂直于第一方向的第二方向（图1中的y方向）上延伸，鳍结构102沿着第一方向（图1 中的X方向）延伸。栅极结构103可以由任何合适的栅电极材料形成。在一个示例性实 施例中，栅极结构103可以是通过由诸如但不限于铜、钌、钯、铂、钴、镍、氧化钌、钨、铝、钛、 钽、氮化钛、氮化钽、铪、锆、金属碳化物或导电金属氧化物形成的金属栅电极。应当理解，栅 极结构103不必是单一的材料，但是也可以包括薄膜的复合堆叠件。
[0024] 高K介电层104设置在鳍结构102和栅极结构103之间并且设置在隔离部件107 和栅极结构103之间。高K介电层104可以由任何的栅极介电材料形成。在一个实施例中， 高K介电层104包括二氧化硅介电层、氮氧化硅介电层或氮化硅介电层。高K介电层104 的厚度可以在约5A至约20A之间。高K介电层104的k值可以大于约7. 0,并且可以包 括批31、2厂1^、1%、8&、11、？13以及它们的组合的氧化物或硅酸盐。高1(介电层104的示 例性材料包括 MgOx、BaTix0y、BaSrxTi y0z、PbTix0y、PbZrxTi yOz等，其中，值 X、Y、Z 介于 0 和 1 之间。可以通过分子束沉积（MBD)、原子层沉积（ALD)、物理汽相沉积（PVD)等形成高k介 电层104。
[0025] ILD层106用于电分离，并且具有低介电常数K的特征以最小化电容耦合。可以通 过化学汽相沉积（CVD)、高密度等离子体CVD (HDP-CVD)、旋涂沉积、物理汽相沉积（PVD或溅 射）或其他合适的方法形成ILD层106。ILD层106可以包括氧化硅、氮氧化硅、低k材料 和/或其他合适的电介质。ILD层106可以形成在栅极结构103和鳍结构102上并且围绕 栅极结构103和鳍结构102。
[0026] 根据本发明的一个实施例，栅极结构103包括第一部分103a和第二部分103b。第 二部分103b位于第一部分103a上方并且通过第一部分103a与下面的鳍结构102和隔离部 件107分隔开。可以使用相同的材料或相同制造工艺来形成栅极结构103的第一部分103a 和第二部分103b。在一个实施例中，第一部分103a夹在介电侧壁105a之间并且第二部分 103b夹在介电侧壁105b之间。在一个实施例中，介电侧壁105a可以是掺杂有III族或V 族元素（III族元素/掺杂剂可以包括砷（As)、磷（P)或锑（Sb)而III族掺杂剂可以包括 硼（B))的氧化硅侧壁。介电侧壁105a中III族或V族元素的浓度在从约1E19至约1E22 原子/cm 3的范围内。在一个实施例中，介电侧壁105b可以是掺杂有碳或氮的氧化硅侧壁， 其中，碳或氮的浓度在从约5E18至约1E21原子/cm 3的范围内。
[0027] 根据本发明的一个实施例，第一部分103a和第二部分103b被配置为使得第二部 分103b在第一方向（图1中的X方向）上测量的尺寸大于第一部分103a在第一方向上 测量的尺寸，或者，换言之，第一部分l〇3a的宽度小于第二部分103b的宽度。这样的配置 /布置可以有效地防止栅极基脚轮廓，而栅极基脚轮廓引起邻近的栅极结构（例如，跨越相 同的鳍结构的邻近的栅极）之间的短路。栅极基脚是金属栅极制造工艺中的常见缺陷。
[0028] 图2是示出了从图1中的平面交叉线A-A截取的图1中的半导体结构100的截面 图，图2详细地示出了第一部分103a和第二部分103b的几何配置。在图2中，参数1。 33代 表第一部分103a的宽度并且参数Wlim代表第二部分103b的宽度。由于参数W 1(^选择为大 于参数Ww3a，底切区域（未示出）将呈现在第一部分103a的两侧上。如上所述，底切区域 可以防止邻近的栅极结构之间的短路。在一个实施例中，参数W w3a和参数W 1(]3b选择为使得 1_比W 1(]3a大约2nm至约6nm。在一个实施例中，参数W 1(]3a和参数W 1(]3b选择为使得W 1(^比 W103a大约3nm至约5nm。在一个实施例中，参数W 1Q3a和参数W 1Q3b选择为使得W廳比W職大 约4nm。参数W差代表在第一部分103a的一侧上的第一部分103a和第二部分103b之间的 宽度差（即，底切区域的宽度）。在一个实施例中，参数％在从约Inm至约3nm的范围内。 在一个实施例中，参数W i为约2nm。此外，参数Hw3a代表第一部分103a的高度和参数H 1(]3b 代表第二部分l〇3b的高度。在一个实施例中，参数H103a在从约5nm至约50nm的范围内。 在一个实施例中，参数H w3a在从约5nm至约20nm的范围内。在一个实施例中，参数H 1(]33在 从约5nm至约IOnm的范围内。在一个实施例中，氏_与H 1Q3a的比率在从约2至约6的范围 内。在一个实施例中，氏_与H 1Q3a的比率在从约3至约5的范围内。在一个实施例中，H 1Q3b 与H103a的比率是约4。
[0029] 图3是示出了从图1中的平面交叉线B-B截取的图1的半导体结构100的截面图 (注意，图1中的线B-B延伸穿过恰好位于右侧上的介电侧壁105b之上的区域）。图3示 出了介电侧壁l〇5a基本上覆盖鳍结构102。
[0030] 图4A是根据本发明的一个实施例的示出了半导体结构400A的示意图。半导体结 构400A包括：衬底101、鳍结构102、栅极结构103、高K介电层104、介电侧壁105a和105b 以及ILD层106。
[0031] 衬底101可以是至少包括掩埋氧化物（BOX)层IOla和基底衬底层IOlb的绝缘体 上半导体（SOI)衬底。BOX层IOla的材料可以是Si0 2。BOX层IOla的厚度可以大于100nm。 基底衬底层IOlb可以由硅、锗或III-V族化合物（例如，碳化硅、镓、砷化铟或磷化铟）形 成。
[0032] 鳍结构102是在衬底101的BOX层IOla上形成的薄的平面结构并且在第一方向 上延伸（图4中的X方向）。栅极结构103形成在衬底101的BOX层IOla上并且布置为 跨越鳍结构102。栅极结构103在基本上垂直于第一方向（图4中的X方向）的第二方向 (图4中的y方向）上延伸。高K介电层104设置在鳍结构102和栅极结构103之间并且 设置在BOX层IOla和栅极结构103之间。栅极结构103包括第一部分103a和位于第一部 分103a上方的第二部分103b。第一部分103a夹在介电侧壁105a之间并且第二部分103b 夹在介电侧壁l〇5b之间。在一个实施例中，介电侧壁105a可以是掺杂有III族或V族元 素的硅侧壁并且介电侧壁105b可以是掺杂有碳或氮的硅侧壁。半导体结构400A的ILD层 106可以形成在栅极结构103和鳍结构102上并且围绕栅极结构103和鳍结构102。
[0033] 半导体结构400A的鳍结构102与半导体结构100的鳍结构102的区别主要在于 前者是形成在半导体结构400A的衬底101上方的BOX层IOla上而后者穿透隔离结构107 并且连接至半导体结构100的衬底101。
[0034] 对半导体结构400A而言，第一部分103a的宽度选择为小于第二部分103b的宽度 以防止邻近的栅极结构之间的短路。由于半导体结构400A的截面图与半导体结构100的 截面图基本上相同，所以下文提到的半导体结构400A的尺寸参数将参照图2( 即，示出了从 图1中的平面交叉线A-A截取的图1的半导体结构100的截面图）中示出的尺寸参数进行 论述。对半导体结构400A而言，第二部分W lim的宽度比第一部分Ww3J]宽度大约2nm至 约6nm。在一个实施例中，评娜比W 1Q3a大约3nm至约5nm。在一个实施例中，W 1()31)比W職大 约4nm。在一个实施例中，第一部分103a和第二部分103b之间的在第一部分103a的一侧 上的宽度差（W s)在从约Inm至约3nm的范围内。在一个实施例中，参数Ws为约2nm。在 一个实施例中，第一部分l〇3a的高度H 103a在从约5nm至约50nm的范围内。在一个实施例 中，H1Q3a在从约5nm至约20nm的范围内。在一个实施例中，H 1(第二部分103b的高度） 与Hw3a的比率在从约2至约6的范围内。在一个实施例中，H _与H 1(]3a的比率在从约3至 约5的范围内。在一个实施例中，氏_与Hw3a的比率为约4。
[0035] 图4B是根据本发明的一个实施例的示出了半导体结构400B的示意图。半导体结 构400B包括：衬底101、鳍结构103、高K介电层104、介电侧壁105a和介电侧壁105b以及 ILD层106。在一个实施例中，半导体结构400B是平面M0SFET，其中，在衬底101内形成源 极区、漏极区和沟道区（未示出）。
[0036] 对半导体结构400B而言，第一部分103a的宽度选择为小于第二部分103b的宽度 以防止邻近的栅极结构之间的短路。同样地，由于半导体结构400B的截面图与半导体结构 100的截面图基本上相同，半导体结构400B的尺寸参数与图2中示出的那些尺寸参数基本 上相同。
[0037] 图5A至图5J示意性地示出了根据本发明的一个实施例的形成半导体结构（例 如，FinFET)的方法。在图5A(操作5A)中，提供衬底101。衬底101可以是至少包括BOX 层和基底衬底层（未示出）的SOI衬底。BOX层的材料可以是5102并且基底衬底层可以由 硅、锗或III-V族化合物形成。在其他实施例中，衬底101可以是硅衬底。
[0038] 在图5B(操作5B)中，在衬底101的表面上形成平面鳍结构102。沿着第一方向 (X方向）在衬底101上形成鳍结构102。在一个实施例中，衬底101是包括顶部硅层、BOX 层和基底衬底层（未示出）的SOI衬底，其中，在衬底101上形成鳍结构102包括蚀刻掉顶 部硅层的部分以限定BOX层上的鳍结构102 (即，顶部硅层的剩余部分）。在一个实施例中， 衬底101是块状硅衬底并且在衬底101上形成鳍结构102包括蚀刻掉衬底101的部分以在 衬底101上形成平行的沟槽以便在衬底101上限定鳍结构102。
[0039] 在图5C (操作5C)中，在鳍结构102上方形成第一硅层105a'。在一个实施例中， 在形成第一硅层l〇5a'之前，在鳍结构102上方形成栅极氧化物层（未示出）。即，首先在 鳍结构102上方形成栅极氧化物层和然后在栅极氧化物层上方形成第一硅层105a'。在一 个实施例中，在从约450摄氏度至约650摄氏度的温度下，例如，从约480摄氏度至约620 摄氏度的温度下形成第一娃层l〇5a'。在一个实施例中，在从约0. 2托至约5. 0托的压力下 形成第一硅层l〇5a'。在一个实施例中，形成第一硅层105a'包括在原位生长掺杂有III族 或V族元素的硅层，其中，原位掺杂操作包括生长硅层，同时引入掺杂剂气体。在一个实施 例中，掺杂剂气体包括III族或V族元素。例如，在用于原位形成第一硅层105a'的CVD操 作中，生长气体包括硅烷（SiH4)、乙硼烷（B2H6)和氏，其中，SiH 4用于生长第一硅层而B2H6提 供用于第一硅层的掺杂剂。在一个实施例中，第一硅层l〇5a'中的III族或V族元素的浓 度在从约1E18至约5E22原子/cm 3的范围内。在一个实施例中，第一硅层105a'中的III 族或V族元素的浓度在从约1E19至约5E22原子/cm3的范围内。在一个实施例中，第一硅 层105a'中的III族或V族元素的浓度在从约1E19至约1E22原子/cm 3的范围内。在第 一硅层105a'中的III族或V族元素的浓度为在从约1E19至约1E22原子/cm3的范围内 的情况下，与未引入掺杂剂的硅层相比，第一硅层l〇5a'是导电性相对更强的层。
[0040] 在一个实施例中，在鳍结构102上方形成第一硅层105a'包括：在非原位形成掺杂 有III族或V族元素的第一娃层105a'，即，在掺杂III族或V族元素之前，形成第一娃层 105a' 。
[0041] 在图(操作OT)中，在第一硅层105a'上方形成第二硅层105b'。在一些实施例 中，第二硅层105b'是不具有典型的III族和/或V族掺杂剂的掺杂的硅层。例如，第二硅 层105b'可以包括碳或氮。在其他实施例中，第二硅层105b'是具有典型的III族和/或 V族掺杂剂的掺杂的硅层，但是在第二硅层l〇5b'中测量的掺杂剂浓度低于第一硅层105a' 中的掺杂剂浓度。在一个实施例中，用于沉积第一硅层l〇5a'和第二硅层105b'的温度和压 力基本上相同。在一个实施例中，在从约450摄氏度至约650摄氏度的温度下，例如，从约 480摄氏度至约620摄氏度的温度下形成第二硅层105b'。在一个实施例中，在从约0. 2托 至约5. 0托的压力下形成第二硅层105b'。在形成第二硅层105b'期间，也引入包括SiH4、 C2H4和/或H2的气体。在一个实施例中，形成第二硅层105b'包括在原位生长（或者在非 原位，即，在形成硅层之后实施碳和/或氮的注入操作）掺杂有碳或氮的硅层。在一个实施 例中，在第二硅层l〇5b'中的碳和/或氮的浓度在从约1E18至约5E22原子/cm 3的范围内。 在一个实施例中，在第二硅层l〇5b'中的碳和/或氮的浓度在从约1E19至约5E22原子/ cm3的范围内。在一个实施例中，在第二硅层105b'中的碳和/或氮的浓度在从约5E18至 约1E21原子/cm 3的范围内。第一硅层105a'和第二硅层105b'形成为使得第一硅层105a' 的氧化速率基本上大于第二硅层l〇5b'的氧化速率。
[0042] 在图5E(操作5E)中，图案化第一硅层105a'和第二硅层105b'以在鳍结构102 上方形成伪栅极堆叠件（图5E中的105a' /105b'堆叠件）并且伪栅极堆叠件沿着垂直于 第一方向的第二方向延伸，其中，鳍结构102沿着第一方向延伸。图案化第一硅层105a'和 第二硅层105b'包括蚀刻掉第一硅层105a'和第二硅层105b'的部分，从而使得剩余部分 在鳍结构102上方形成伪栅极堆叠件（图5E中的105a' /105b'堆叠件）。蚀刻工艺可以 包括湿蚀刻和干蚀刻。对湿蚀刻工艺而言，当浸没在液相（"湿"）蚀刻剂的溶池中时，将被 蚀刻的层的暴露表面溶解，必须搅拌溶池以实现良好的工艺控制，其中，湿蚀刻剂通常是各 向同性的。对干蚀刻工艺而言，通过离子轰击衬底的暴露表面（通常为反应气体的等离子 体，诸如碳氟化合物、氧、氯、三氯化硼；有时添加氮、氩、氦和其他气体）。与在湿蚀刻中使 用的许多湿化学蚀刻剂不同，干蚀刻工艺通常定向地蚀刻或各向异性地蚀刻。干蚀刻工艺 包括离子铣削（溅射蚀刻）、反应离子蚀刻（RIE)、深反应离子蚀刻（DRIE)等。在一些实施 例中，在干蚀刻操作之后进行湿蚀刻操作以清洗图案之间的底角。
[0043] 在图5F (操作5F)中，进一步氧化伪栅极堆叠件（105a' /105b'堆叠件）。在一个 实施例中，在从约400摄氏度至约1000摄氏度的温度下，优选地从500摄氏度至950摄氏度 的温度下，氧化伪栅极堆叠件（l〇5a' /105b'堆叠件）。在一个实施例中，在从约1托至约 120托的压力下，优选地从约2托至约100托的压力下，氧化伪栅极堆叠件（105a'/105b'堆 叠件）。在引入具有从约0. 4%至约40%的H2的百分比，优选地，具有从约0. 5%至约33% 的的H2的百分比的!12/02的条件下，实施氧化工艺。由于第一硅层105a'的氧化速率基本 上大于第二硅层l〇5b'的氧化速率，所以第一硅层105a'的氧化部分（即，氧化部分105a， 对应于图1中的介电侧壁105a)将比第二硅层105b'的氧化部分（即，氧化部分105b，对 应于图1中的介电侧壁l〇5b)更厚/更宽（在X方向上测量）。换句话说，第一硅层105a' 的未氧化部分（对应于图1和图2中的第一部分103a)将比第二硅层105b'的未氧化部分 (对应于图1和图2中的第二部分103b)更窄。由于图5F的配置与图2的配置基本上相 同，下文提到的图5F的尺寸参数将参照图2中示出的尺寸参数进行论述。在图5F中，第二 硅层105b'的未氧化部分（对应于图2中的第二部分103b)的宽度比第一硅层105a'的未 氧化部分（对应于图2中的第一部分103a)大约2nm至约6nm。在一个实施例中，第二娃层 105b'的未氧化部分的宽度比第一硅层105a'的未氧化部分的宽度大约3nm至约5nm。在 一个实施例中，第二硅层l〇5b'的未氧化部分的宽度比第一硅层105a'的未氧化部分的宽 度大约4nm。在一个实施例中，第一硅层105a'的未氧化部分的宽度与第二硅层105b'的 未氧化部分的宽度在一侧上（第一娃层l〇5a'的未氧化部分的）的差在从约Inm至约3nm 的范围内，优选地，宽度差为约2nm。在一个实施例中，第一硅层105a'的高度在从约5nm至 约50nm的范围内。在一个实施例中，第一硅层105a'的高度在从约5nm至约20nm的范围 内。在一个实施例中，第二硅层105b'的高度与第一硅层105a'的高度的比率在从约2至 约6的范围内。在一个实施例中，第二硅层105b'的高度与第一硅层105a'的高度的比率 在从约3至约5的范围内。在一个实施例中，第二硅层105b'的高度与第一硅层105a'的 高度的比率为约4。
[0044] 在图5G (操作5G)中，在鳍结构102上方并且在伪栅极堆叠件（105a' /105b'堆 叠件）周围形成ILD层。ILD层106用于电分离，并且具有低介电常数K的特征以最小化 电容親合。ILD层106可以包括氧化娃、氮氧化娃、低k材料和/或其他合适的电介质。在 一个实施例中，沉积ILD层还包括使用CMP工艺以暴露出伪栅极堆叠件（105a'/105b'堆叠 件）。
[0045] 在图5H(操作5H)中，蚀刻掉第一硅层105a'的未氧化部分和第二硅层105b'的 未氧化部分以限定开口。需要注意的是，由于蚀刻工艺的高选择性，氧化部分l〇5a和氧化 部分105b基本上保持完整，即，将仅蚀刻掉未氧化部分或多晶硅。由于在这个操作中可以 去除初始栅极氧化物，所以鳍顶部直接暴露于干/湿蚀刻剂。然而，由于第一硅层l〇5a'是 导电层，所以下面的鳍结构102可以受到保护而免受干蚀刻工艺（等离子体蚀刻）或湿蚀 刻期间的旋涂工艺引起的损坏（例如，静电电荷的积累引起的损害）。
[0046] 在图51(操作51)中，在开口中和在鳍结构102上设置薄的高K介电层104。可以 由任何栅极介电材料形成高K介电层104。在一个实施例中，高K介电层104包括二氧化硅 介电层、氮氧化硅介电层或氮化硅介电层。高K介电层104的厚度可以在约5人至约2()Λ 之间。高K介电层104的K值可以大于约7.0。
[0047] 在图5J(操作5J)中，在开口内沉积金属以形成栅极结构103。诸如CVD、PVD、ALD、 溅射、电镀或化学镀的金属沉积工艺可以用于沉积栅极结构103。栅极结构103可以是金属 栅电极，诸如，但不限制于铜、钌、钯、铂、钴、镍、氧化钌、钨、铝、钛、钽、氮化钛、氮化钽、铪、 锆、金属碳化物或导电金属氧化物。应当理解，栅极结构103不必是单一的材料，但是可以 包括薄膜的复合堆叠件。在一个实施例中，在开口内沉积金属还包括：使用CMP工艺以平坦 化沉积的金属。
[0048] 因此，基于在图5A至图5J中示出的方法制造的半导体结构将有利地具有金属栅 极结构103,金属栅极结构103在与衬底/鳍结构的界面处具有缩进的栅极部分（例如，在 界面处的均匀的底切）。因此，可以有效地防止邻近的金属栅极的短路。相反，对于传统的 制造工艺，由于多晶硅栅极结构的非均匀蚀刻，金属栅极结构将具有向外倾斜的侧壁（基 脚轮廓）。
[0049] 本发明的一个实施例提供了半导体结构，包括：衬底；鳍结构，从衬底突出，鳍结 构，沿着第一方向延伸；隔离部件，设置在鳍结构的两侧上；栅极结构，位于鳍结构上方并 且沿着垂直于第一方向的第二方向在隔离部件上延伸；以及其中，栅极结构包括第一部分 和第二部分，第二部分位于第一部分上方并且第二部分在第一方向上的尺寸比第一部分在 第一方向上的尺寸大。
[0050] 在一个实施例中，第一部分的尺寸和第二部分的尺寸之间的差在从约2nm至约 6mnm的范围内。
[0051 ] 在一个实施例中，半导体结构还包括：高K介电层，位于鳍结构和栅极结构的第一 部分之间。
[0052] 在一个实施例中，栅极结构包括金属栅极。
[0053] 在一个实施例中，第一部分的高度在从约5nm至约50nm的范围内。
[0054] 在一个实施例中，第二部分的高度与第一部分的高度的比在从约2至约6的范围 内。
[0055] 在一个实施例中，第一部分夹在掺杂有III族或V族元素的介电侧壁之间。
[0056] 本发明的一个实施例提供了一种半导体结构，包括：半导体衬底；栅极结构，在半 导体衬底上方延伸，其中，栅极结构包括第一部分和第二部分，第二部分位于第一部分上方 并且第二部分在与栅极结构延伸的方向垂直的方向上的尺寸比第一部分在与栅极结构延 伸的方向垂直的方向上的尺寸大。
[0057] 在一个实施例中，第一部分的尺寸和第二部分的尺寸之间的在一侧上的差在从约 Inm至约3nm的范围内。
[0058] 在一个实施例中，第二部分的高度与第一部分的高度的比在从约2至约6的范围 内。
[0059] 本发明的一个实施例提供了一种用于形成半导体结构的方法，包括：在半导体衬 底上沿着第一方向形成鳍结构；在半导体衬底和鳍结构上方沉积第一层；以及在第一层上 方沉积第二层，其中，沉积第一层包括在原位生长掺杂有III族或V族元素的硅层。
[0060] 在一个实施例中，III族元素包括硼。
[0061] 在一个实施例中，第一硅层中的III族或V族元素的浓度在从约1E19至约1E22 原子/cm 3的范围内。
[0062] 在一个实施例中，沉积第二层包括：生长掺杂有碳或氮的硅层。
[0063] 在一个实施例中，用于沉积第一层和第二层的温度和压力基本上相同。
[0064] 在一个实施例中，该方法还包括图案化第一层和第二层以在鳍结构上方形成伪栅 极堆叠件，并且伪栅极堆叠件沿着与第一方向垂直的第二方向延伸。
[0065] 在一个实施例中，该方法还包括氧化伪栅极堆叠件的第一层和第二层。
[0066] 在一个实施例中，在从约2托至约100托的范围内的压力下实施氧化。
[0067] 在一个实施例中，第一层的氧化速率大于第二层的氧化速率。
[0068] 在一个实施例中，该方法还包括：去除伪栅极堆叠件的未氧化部分。
[0069] 在上面的实例和说明书中已经充分地描述了本发明的方法和特征。应当理解，不 背离本发明的精神的任何修改或变化将被涵盖在本发明的保护范围中。
[0070] 根据本发明的一些实施例，提供了一种半导体结构，包括：衬底；鳍结构，从所述 衬底突出，所述鳍结构沿着第一方向延伸；隔离部件，设置在所述鳍结构的两侧上；栅极结 构，位于所述鳍结构上方并且沿着垂直于所述第一方向的第二方向在所述隔离部件上延 伸；以及其中，所述栅极结构包括第一部分和第二部分，所述第二部分位于所述第一部分上 方并且所述第二部分在所述第一方向上的尺寸比所述第一部分在所述第一方向上的尺寸 大。
[0071] 在上述半导体结构中，所述第一部分的尺寸和所述第二部分的尺寸之间的差在从 约2nm至约6nm的范围内。
[0072] 在上述半导体结构中，还包括：高K介电层，位于所述鳍结构和所述栅极结构的所 述第一部分之间。
[0073] 在上述半导体结构中，所述栅极结构包括金属栅极。
[0074] 在上述半导体结构中，所述第一部分的高度在从约5nm至约50nm的范围内。
[0075] 在上述半导体结构中，所述第二部分的高度与所述第一部分的高度的比在从约2 至约6的范围内。
[0076] 在上述半导体结构中，所述第一部分夹在掺杂有III族或V族元素的介电侧壁之 间。
[0077] 根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底；栅极 结构，在所述半导体衬底上方延伸，其中，所述栅极结构包括第一部分和第二部分，所述第 二部分位于所述第一部分上方并且所述第二部分在与所述栅极结构延伸的方向垂直的方 向上的尺寸比所述第一部分在与所述栅极结构延伸的方向垂直的方向上的尺寸大。
[0078] 在上述半导体结构中，所述第一部分的尺寸和所述第二部分的尺寸之间的在一侧 上的差在从约Inm至约3nm的范围内。
[0079] 在上述半导体结构中，所述第二部分的高度与所述第一部分的高度的比在从约2 至约6的范围内。
[0080] 根据本发明的又一些实施例，还提供了一种用于形成半导体结构的方法，包括：在 半导体衬底上沿着第一方向形成鳍结构；在所述半导体衬底和所述鳍结构上方沉积第一 层；以及在所述第一层上方沉积第二层，其中，沉积所述第一层包括原位生长掺杂有III族 或V族元素的硅层。
[0081] 在上述方法中，所述III族元素包括硼。
[0082] 在上述方法中，所述第一硅层中的所述III族或所述V族元素的浓度在从约1E19 至约1E22原子/cm3的范围内。
[0083] 在上述方法中，沉积所述第二层包括：生长掺杂有碳或氮的硅层。
[0084] 在上述方法中，用于沉积所述第一层和所述第二层的温度和压力基本上相同。
[0085] 在上述方法中，还包括图案化所述第一层和所述第二层以在所述鳍结构上方形成 伪栅极堆叠件，并且所述伪栅极堆叠件沿着与所述第一方向垂直的第二方向延伸。
[0086] 在上述方法中，还包括：氧化所述伪栅极堆叠件的所述第一层和所述第二层。
[0087] 在上述方法中，在从约2托至约100托的范围内的压力下实施所述氧化。
[0088] 在上述方法中，所述第一层的氧化速率大于所述第二层的氧化速率。
[0089] 在上述方法中，还包括：去除所述伪栅极堆叠件的未氧化部分。
[0090] 此外，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装 置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，通过本 发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功 能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被 使用。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方 法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本 发明的范围内。
【主权项】
1. 一种半导体结构，包括： 衬底； 鳍结构，从所述衬底突出，所述鳍结构沿着第一方向延伸； 隔离部件，设置在所述鳍结构的两侧上； 栅极结构，位于所述鳍结构上方并且沿着垂直于所述第一方向的第二方向在所述隔离 部件上延伸；以及 其中，所述栅极结构包括第一部分和第二部分，所述第二部分位于所述第一部分上方 并且所述第二部分在所述第一方向上的尺寸比所述第一部分在所述第一方向上的尺寸大。2. 根据权利要求1所述的半导体结构，其中，所述第一部分的尺寸和所述第二部分的 尺寸之间的差在从约2nm至约6nm的范围内。3. 根据权利要求1所述的半导体结构，还包括：高K介电层，位于所述鳍结构和所述栅 极结构的所述第一部分之间。4. 根据权利要求1所述的半导体结构，其中，所述栅极结构包括金属栅极。5. 根据权利要求1所述的半导体结构，其中，所述第一部分的高度在从约5nm至约 50nm的范围内。6. 根据权利要求1所述的半导体结构，其中，所述第二部分的高度与所述第一部分的 高度的比在从约2至约6的范围内。7. 根据权利要求1所述的半导体结构，其中，所述第一部分夹在掺杂有III族或V族元 素的介电侧壁之间。8. -种半导体结构，包括： 半导体衬底； 栅极结构，在所述半导体衬底上方延伸， 其中，所述栅极结构包括第一部分和第二部分，所述第二部分位于所述第一部分上方 并且所述第二部分在与所述栅极结构延伸的方向垂直的方向上的尺寸比所述第一部分在 与所述栅极结构延伸的方向垂直的方向上的尺寸大。9. 根据权利要求8所述的半导体结构，其中，所述第一部分的尺寸和所述第二部分的 尺寸之间的在一侧上的差在从约lnm至约3nm的范围内。10. -种用于形成半导体结构的方法，包括： 在半导体衬底上沿着第一方向形成鳍结构； 在所述半导体衬底和所述鳍结构上方沉积第一层；以及 在所述第一层上方沉积第二层， 其中，沉积所述第一层包括原位生长掺杂有III族或V族元素的硅层。
【文档编号】H01L21/336GK106057871SQ201510760358
【公开日】2016年10月26日
【申请日】2015年11月10日
【发明人】吴政达, 李奕贤, 游伟明, 王廷君
【申请人】台湾积体电路制造股份有限公司