包括场效应晶体管的半导体器件的制作方法

包括场效应晶体管的半导体器件的制作方法
【专利摘要】公开了一种半导体器件，该半导体器件包括：缓冲层，在基底上，缓冲层具有与基底的晶格常数不同的晶格常数；鳍状结构，从缓冲层向上突出；栅电极，横跨鳍状结构之上；包覆层，在鳍状结构的侧面并覆盖鳍状结构的顶表面和侧壁；以及界面层，在包覆层和鳍状结构之间，界面层包括与缓冲层相同的元素。
【专利说明】
包括场效应晶体管的半导体器件
[00011 本申请要求于2015年4月3日提交到韩国知识产权局的第10-2015-0047581号韩国 专利申请的优先权，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
[0002] 示例实施例涉及一种半导体器件，具体地说，涉及一种包括场效应晶体管的半导 体器件。
【背景技术】
[0003] 半导体器件可以包括由金属-氧化物-半导体场效应晶体管(MOS-FET)组成的集成 电路(IC)。随着在半导体器件的尺寸和设计规则上的减小被加速，MOS-FET愈加被按比例减 小。MOS-FET的尺寸的减小可以导致半导体器件操作特性的劣化。因此，进行了各种各样的 研究来克服与半导体器件的按比例减小相关的技术限制，并提供一种性能相对高的半导体 器件。

【发明内容】

[0004] 示例实施例提供了一种具有改善的沟道特性的半导体器件和制造该半导体器件 的方法。
[0005] 示例实施例也提供了具有大大改善的可靠性的半导体器件和制造该半导体器件 的方法。
[0006] 根据示例实施例，半导体器件可以包括:缓冲层，在基底上，缓冲层具有与基底的 晶格常数不同的晶格常数;鳍状结构，从缓冲层向上突出;栅电极，横跨鳍状结构之上;包覆 层，设置在鳍状结构的侧面并覆盖鳍状结构的顶表面和侧壁；以及界面层，在包覆层和鳍状 结构之间，所述界面层包括与缓冲层相同的元素。
[0007] 在一些示例实施例中，鳍状结构可以包括:缓冲图案，从缓冲层向上突出并沿一个 方向延伸;有源图案，在缓冲图案上并沿该方向延伸，有源图案的晶格常数与缓冲图案的晶 格常数不同。缓冲图案可以设置在有源图案和缓冲层之间。
[0008] 在一些示例实施例中，鳍状结构可以包括在栅电极下方的第一部分和在栅电极侧 面的第二部分。第一部分的顶表面与第二部分的顶表面可以基本上共面。包覆层可以设置 在第二部分上以覆盖有源图案的顶表面和侧壁。界面层可以插入包覆层和有源图案的第二 部分之间。
[0009] 在一些示例实施例中，缓冲图案可以包括具有与缓冲层的晶格常数相同的晶格常 数的材料。缓冲图案和缓冲层可以对有源图案提供拉伸应力。
[0010] 在一些实施例中，界面层可以包括与构成有源图案和包覆层中的每个的元素不同 的元素。
[0011] 在一些示例实施例中，有源图案和包覆层可以包括硅，界面层和缓冲层可以包括 锗。
[0012] 在一些示例实施例中，缓冲图案可以包括具有与缓冲层的晶格常数相同的晶格常 数的材料。缓冲层和缓冲图案对有源图案提供压缩应力。
[0013] 在一些示例实施例中，有源图案、包覆层、界面层和缓冲层可以包括锗。界面层的 锗含量可以高于有源图案和包覆层中的每个的锗含量。
[0014] 在一些示例实施例中，缓冲层的锗含量可以低于有源图案的锗含量。
[0015] 根据其它示例实施例，半导体器件可以包括:鳍状结构，从下层突出并沿第一方向 延伸；隔离层，设置在鳍状结构的两侧并沿第一方向延伸;栅电极，横跨鳍状结构之上并沿 与第一方向交叉的第二方向延伸；包覆层，在栅电极的两侧设置在鳍状结构上；以及界面 层，插入到鳍状结构和每个包覆层之间，而未设置在栅电极和鳍状结构之间。鳍状结构可以 包括在栅电极下方的第一部分和在栅电极两侧的第二部分。每个包覆层可以设置在每个第 二部分上。第一部分的顶表面和第二部分的顶表面可以基本上共面。
[0016] 在一些示例实施例中，鳍状结构的每个第二部分可以包括通过隔离层暴露的侧 壁。每个包覆层可以覆盖第二部分的顶表面和侧壁。界面层可以插入每个包覆层和每个第 二部分之间，而不可插入到第一部分和栅电极之间。
[0017] 在一些示例实施例中，下层可以包括基底和具有与基底的晶格常数不同的晶格常 数并设置在基底上的缓冲层。鳍状结构可以包括沿第一方向延伸并具有与缓冲层的晶格常 数不同的晶格常数的有源图案和连接到缓冲层的缓冲图案。缓冲图案可以设置在有源图案 和缓冲层之间，隔离层可以暴露有源图案的至少一部分。
[0018] 在一些示例实施例中，有源图案可以包括在栅电极下方的第一区域和处于栅电极 两侧的第二区域。每个第二区域可以具有通过隔离层暴露的顶表面和侧壁。每个包覆层可 以覆盖每个第二区域的顶表面和侧壁。界面层可以插入到每个包覆层和每个第二区域之间 并可以设置在每个第二区域的顶表面和侧壁上。
[0019] 在一些示例实施例中，界面层可以包括与缓冲图案相同的元素。
[0020] 在一些示例实施例中，缓冲图案可以对有源图案提供拉伸应力。有源图案和包覆 层可以包括第一元素。界面层和缓冲图案可以包括与第一元素不同的第二元素。
[0021] 在一些示例实施例中，第一元素可以是硅，第二元素可以是锗。
[0022] 在一些示例实施例中，缓冲图案对有源图案提供压缩应力。有源图案、包覆层、界 面层和缓冲图案可以分别包括第一元素。界面层的第一元素含量高于有源图案和包覆层中 的每个的第一元素含量。
[0023] 在一些示例实施例中，第一元素可以是锗。
[0024] 在一些示例实施例中，器件还可以包括分别设置在包覆层上的覆盖层。包覆层和 覆盖层可以包括与第一元素不同的第二元素。每个覆盖层的第二元素含量可以高于每个包 覆层的第二元素含量。
[0025]在一些示例实施例中，第二元素可以是硅。
[0026]根据其它示例实施例，半导体器件可以包括:缓冲层，在基底上，该缓冲层具有与 基底的晶格常数不同的晶格常数;鳍状结构，从缓冲层向上突出，该鳍状结构包括在鳍状结 构底部并从缓冲层向上延伸的缓冲图案和在缓冲图案上的有源图案，该有源图案具有与缓 冲图案的晶格常数不同的晶格常数;栅电极，横跨鳍状结构之上;包覆层，覆盖鳍状结构的 顶表面和侧壁的部分；以及界面层，在包覆层和鳍状结构之间，该界面层包括与缓冲层相同 的材料。
[0027] 在一些示例实施例中，界面层可以直接在包覆层和鳍状结构之间，该包覆层是在 栅电极的相对侧的外延层。
[0028] 在一些示例实施例中，包覆层可以完全地覆盖有源图案的顶表面和侧壁，界面层 将包覆层和有源图案完全分离。
[0029] 在一些示例实施例中，缓冲图案可以与缓冲层构成一个整体并可以由与缓冲层相 同的材料组成，有源图案的晶格常数小于缓冲图案的晶格常数。
[0030] 在一些示例实施例中，有源图案和包覆层可以包括相同的材料，包覆层的至少一 部分限定了源/漏区，界面层可以包括与有源图案和包覆层不同的材料。
[0031 ]根据其它示例实施例，制造半导体器件的方法可以包括:在基底上形成缓冲层，该 缓冲层具有与基底的晶格常数不同的晶格常数;形成从缓冲层向上突出的鳍状结构；形成 横跨鳍状结构之上的栅电极;形成在鳍状结构侧面以覆盖鳍状结构顶表面和侧壁的包覆 层；以及形成在包覆层和鳍状结构之间的界面层，该界面层包括与缓冲层相同的材料。 [0032]在一些示例实施例中，界面层的元素可以是锗。
[0033]在一些示例实施例中，形成界面层可以包括在鳍状结构上执行热处理工艺或者等 离子体处理工艺。
【附图说明】
[0034] 通过参照附图对示例性实施例的详细描述，对于本领域普通技术人员来说特征将 变得明显，在附图中：
[0035] 图1是示出根据示例实施例的半导体器件的透视图；
[0036]图2示出了沿着图1中的线I-疒，II-IF和III-IlF截取的剖视图；
[0037] 图3、图5、图7和图9是示出了在根据示例实施例的制造半导体器件的方法中的阶 段的透视图；
[0038] 图4、图6、图8和图10分别示出了沿着图3、图5、图7和图9的线I-疒，II-II'和III-IlF截取的剖视图；
[0039] 图11是示出根据示例实施例的半导体器件的透视图；
[0040] 图12示出沿着图11中的线I-疒，II-IF和III-IlF截取的剖视图；
[0041] 图13是示出了在根据示例实施例的制造半导体器件的方法中的阶段的透视图； [0042]图14示出了沿着图13中的线I-疒，II-IF和III-IlF截取的剖视图；
[0043] 图15是示出包括根据示例实施例的半导体器件的电子系统的示意性框图。
【具体实施方式】
[0044] 在下文中，现在将参照示出了一些示例实施例的附图对各种示例实施例进行更加 充分地描述。然而，在此公开的具体的结构细节和功能细节仅代表性的为了描述示例实施 例的目的。因此，示例实施例可以以许多替代的形式实施且不应该被解释为限制于在此所 述的内容。因此，应理解的是，没有意图将示例实施例限制为公开的具体形式，相反，示例实 施例将覆盖所有落入范围的修改方案、等同方案和替代方案。
[0045] 在附图中，为了清晰可以夸大层和区域的厚度，贯穿对附图的描述，同样的附图标 记始终表示同样的元件。
[0046]尽管可以在这里使用术语第一、第二等来描述各种元件，但是这些元件不应该受 这些术语限制。这些术语仅用来将一个元件与其它元件区分开。例如，在不脱离示例实施例 的范围的情况下，可以将第一元件称作第二元件，类似地，可以将第二元件称作第一元件。 如这里使用的，术语"和/或"包括一个或更多个相关所列项目的任何组合和所有组合。 [0047]将理解的是，如果元件被称为"连接"或"结合"到另一元件，那么该元件可以直接 连接到或直接结合到所述另一元件，或者可以存在中间元件。相反，如果元件被称为"直接 连接"或"直接结合"到另一元件，那么不存在中间元件。用于描述元件间关系的其它词语应 当以类似地形式来解释（例如，"在……之间"与"直接地在……之间"，"峨邻"与"直接毗 邻"，"在……之上"与"直接在……之上"等）。
[0048] 在这里使用的术语仅用于描述具体实施例的目的而非意图限制示例实施例。如在 这里使用的，除非上下文另有明确指示，否则单数形式"一个"、"一种"、"该/所述"也意图包 括复数形式。还将理解的是，如果使用术语"包括"和/或"包含"，表明存在陈述的特征、整 体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其它特征、整体、步 骤、操作、元件、组件和/或它们的组。
[0049] 为了便于描述，在这里可以使用（例如"在……之下"、"在……下方"、"下面的"、 "在……上方"和"上面的"等)空间相对术语来描述如附图中所示的一个元件或特征与另外 的元件或特征的关系。将理解的是，空间相对术语意图包含除了图中描绘的方位之外装置 在使用或操作中的不同方位。例如，如果图中的装置被翻转，则描述为"在"其它元件或特征 "下方"或"之下"的元件随后将被定位"在"所述其它元件或特征"上方"。因此，例如，术语 "在……下方"可以包含上方和下方两种方位。装置可以被另外定位(旋转90度或在其它方 位观察或参考），并相应地解释在这里使用的空间相对描述语。
[0050] 在此参照作为理想实施例(和中间结构）的示意图的剖视图来描述示例实施例。像 这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例实施例 不应该被解释为局限于在这里示出的区域的特定形状，而是可以包括由例如制造导致的形 状的偏差。图中示出的所述区域本质上是示意性的，它们的形状并非必然示出了器件的区 域的实际形状且不限于该范围。
[0051] 还应当注意，在一些替代性的实施中，注明的功能/动作可以不按图中注明的顺序 发生。例如，连续示出的两幅图实际上可以基本同时执行或者有时可以按照相反的顺序执 行，这取决于所涉及的功能/动作。
[0052]除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本 领域技术人员通常理解的含义相同的含义。还将理解的是，除非在这里特别如此定义，否则 诸如在通用字典中定义的术语应该解释为与其在相关领域的上下文中的含义一致的含义， 将不以理想化的或过于正式的含义来进行解释。
[0053]可以在诸如集成电路的微电子器件中实施根据在此描述的各种实施例的器件和 形成器件的方法，其中，根据在此描述的各种实施例的多个器件被集成在同一微电子器件 中。因此，在此示出的剖视图可以在微电子装置中沿着两个不同方向（不必是正交的）重复。 因此，使根据在此描述的各种实施例的装置具体化的微电子装置的平面图可以包括基于微 电子装置的功能而呈阵列和/或呈二维图案的多个装置。
[0054] 根据在此描述的各种实施例的装置可以根据微电子装置的功能被布置在其它装 置之间。另外，根据在此描述的各种实施例的微电子装置可以沿可与所述两个不同方向正 交的第三方向重复，以提供三维集成电路。
[0055] 因此，在此示出的剖视图对在平面图中沿着两个不同方向延伸和/或在透视图中 沿着三个不同方向延伸的根据在此描述的各种实施例的多个装置提供支持。所述两个不同 方向可以彼此正交或者可以彼此不正交。所述三个不同方向可以包括可能与所述两个不同 方向正交的第三方向。所述多个装置结构可以集成在相同的电子装置中。例如，当在装置/ 结构的剖视图中示出单个有源区时，如将通过该装置/结构的平面图示出，该装置/结构可 以包括在其上的多个有源区和晶体管结构(或者根据情况决定的存储单元结构、栅极结构 等）。多个器件结构可以按阵列和/或二维图案布置。
[0056] 为了更具体地描述示例实施例，将参照附图详细地描述各种特征。然而，描述的示 例实施例不限于此。
[0057] 图1是示出根据示例实施例的半导体器件的透视图。图2示出了沿着图1中的线I-IMl-I疒和III-II疒截取的剖视图。
[0058] 参照图1和图2,缓冲层IlOa可以设置在基底100上。基底100可以包括半导体基底。 在一些示例实施例中，基底100可以是硅基底或者绝缘体上硅(SOI)基底。缓冲层IlOa可以 包括具有与基底100的晶格常数不同的晶格常数的材料。缓冲层IlOa的晶格常数可以大于 基底100的晶格常数。作为示例，基底100可以是硅基底，缓冲层IlOa可以包括硅锗（SiGe)。 缓冲层11Oa可以是例如娃锗层。
[0059]沿第一方向Dl延伸的鳍状结构FS可以设置在缓冲层IlOa上。在一些实施例中，鳍 状结构FS可以设置在基底100的第一区域上。例如，第一区域可以是匪OSFET区域。鳍状结构 FS可以沿与第一方向Dl和与第一方向Dl交叉的第二方向D2都正交的第三方向D3从基底100 突出。第一方向Dl和第二方向D2可以是平行于基底100的顶表面的方向。
[0060]鳍状结构FS可以包括沿第三方向D3从缓冲层IlOa突出的缓冲图案IlOb和位于缓 冲图案IlOb上的有源图案120。缓冲图案IlOb可以插入缓冲层IlOa和有源图案120之间。有 源图案120可以沿第一方向Dl延伸。缓冲图案IlOb可以包括与缓冲层IlOa相同的材料。缓冲 图案IlOb的晶格常数可以等于缓冲层IlOa的晶格常数。缓冲图案IlOb和缓冲层IlOa可以彼 此连接并可以构成统一的层。
[0061 ]有源图案120可以具有与缓冲图案I IOb的晶格常数不同的晶格常数。在一些实施 例中，有源图案120的晶格常数可以小于缓冲图案IlOb的晶格常数。因此，缓冲图案IlOb和 缓冲层IlOa可以对有源图案120提供拉伸应力，即，所以有源图案120受到拉伸力。作为示 例，缓冲图案IlOb可以包括硅锗(SiGe)，而有源图案120可以包括硅。隔离层130可以设置在 鳍状结构FS的两侧。隔离层130可以包括例如氧化物、氮化物和/或氮氧化物。每个隔离层 130可以设置在缓冲层IlOa上并可以沿第一方向Dl延伸。鳍状结构FS插入其间的隔离层130 可以沿第二方向D2彼此隔开。
[0062]隔离层130可以暴露鳍状结构FS的上部。每个隔离层130可以暴露鳍状结构FS的侧 壁的一部分。鳍状结构FS可以具有通过隔离层130暴露的顶表面FS_U和侧壁。隔离层130的 顶表面130U与鳍状结构FS的顶表面FS_U相比可以设置在相对于基底100的顶表面较低的水 平。
[0063] 可以通过隔离层130暴露有源图案120的至少一部分。每个隔离层130可以暴露有 源图案120的侧壁的一部分。有源图案120可以具有通过隔离层130暴露的顶表面120U和侧 壁。隔离层130的顶表面130U与有源图案120的顶表面120U相比可以设置在相对于基底100 的顶表面较低的水平。在一些实施例中，如图2所示，隔离层130的顶表面130U与有源图案 120的底表面120L相比可以设置在相对于基底100的顶表面较低的水平。在其它实施例中， 隔离层130的顶表面130U与有源图案120的底表面120L相比可以置于距离(例如，相对于)基 底100的顶表面较高的水平。
[0064] 横跨鳍状结构FS之上的栅极结构GS可以设置在基底100上。栅极结构GS可以沿第 二方向D2延伸。栅极结构GS可以覆盖鳍状结构FS的顶表面FS_U的一部分和侧壁的一部分并 可以延伸到隔离层130的顶表面130U。栅极结构GS可以覆盖有源图案120的顶表面120U的一 部分和侧壁的一部分。有源图案120的一部分可以充当将要形成在鳍状结构FS上的晶体管 的沟道区域。该晶体管可以是η型MOS场效应晶体管。
[0065]栅极结构GS可以包括栅电极GE、栅极绝缘图案GI和栅极覆盖图案CAP。栅电极GE可 以设置在栅极绝缘图案GI上并可以沿第二方向D2延伸。栅极绝缘图案GI可以设置在栅电极 GE和鳍状结构FS之间以及栅电极GE和隔离层130之间，并可以沿第二方向延伸。栅极覆盖图 案CAP可以设置在栅电极GE的顶表面上并可以沿D2方向延伸。栅极结构GS也可以包括设置 在其侧壁上的栅极间隔件GSP。栅极绝缘图案GI可以插入栅极间隔件GSP和栅电极GE之间。 例如，栅极绝缘图案GI可以覆盖栅电极GE的侧壁。栅极绝缘图案GI可以从栅电极GE的底表 面向栅电极GE的侧壁延伸。
[0066] 栅电极GE可以包括例如氮化钛、氮化钽或氮化钨的导电金属氮化物和例如铝或钨 的金属中的至少一种。栅极绝缘图案GI可以包括高k介电材料。作为示例，栅极绝缘图案GI 可以包括氧化铪、硅酸铪、氧化锆或者硅酸锆中的至少一种。栅极覆盖图案GAP和栅极间隔 件GSP可以包括例如氮化硅的氮化物。
[0067] 鳍状结构FS可以包括在栅极结构GS下方的第一部分Pl和在栅极结构GS两侧的第 二部分P2。第一部分Pl和第二部分P2的顶表面可以基本上共面。即，第一部分Pl的顶表面和 第二部分P2的顶表面可以设置在距离基底100的顶表面相同的水平。鳍状结构FS的第一部 分Pl可以具有通过隔离层130暴露的侧壁，栅极结构GS可以覆盖鳍状结构FS的第一部分Pl 的顶表面和暴露的侧壁。鳍状结构FS的每个第二部分P2具有通过隔离层130暴露的侧壁。 [0068]此外，有源图案120可以包括在栅极结构GS下方的第一区域Rl和在栅极结构GS两 侧的第二区域R2。有源图案120的第一区域Rl可以对应于鳍状结构FS的第一部分Pl的上部， 有源图案120的第二区域R2可以对应于鳍状结构FS的第二部分P2的上部。有源图案120的第 一区域Rl的顶表面可以与鳍状结构FS的第二区域R2的顶表面基本上共面。即，有源图案120 的第一区域Rl的顶表面和鳍状结构FS的第二区域R2的顶表面可以设置在距离基底100的顶 表面相同的水平。有源图案120的第一区域Rl可以具有通过隔离层130暴露的侧壁，栅极结 构GS可以覆盖有源图案120的第一区域Rl的顶表面和暴露的侧壁。每个第二区域可以具有 通过隔离层130暴露的侧壁。
[0069]源/漏区SD可以设置在栅极结构GS的两侧。源/漏区SD可以分别设置在鳍状结构FS 的第二部分P2上。源/漏区SD的每个可以包括每个包覆层142的至少一部分。在一些实施例 中，每个源/漏区SD可以包括每个包覆层142的至少一部分和鳍状结构FS的一部分。
[0070] 包覆层142可以分别覆盖鳍状结构FS的第二部分P2的顶表面和暴露的侧壁。包覆 层142可以是外延层。每个包覆层142可以掺杂杂质。例如，每个包覆层142可以包括例如砷 (As)或磷(P)的杂质。因此，源/漏区SD可以是η型掺杂区域。
[0071] 界面层140可以插入每个包覆层142和鳍状结构FS之间。例如，界面层140可以插入 每个包覆层142和有源图案120之间。一对界面层140可以分别设置在有源图案120的第二区 域R2上。界面层140可以覆盖有源图案120的每个第二区域R2的顶表面和暴露的侧壁。在一 些实施例中，界面层140不可设置在栅电极GE和鳍状结构FS的第一区域Rl之间。
[0072]在一些实施例中，包覆层142可以包括与有源图案120相同的材料。包覆层142和有 源图案120可以包括第一元素。第一元素可以是例如硅(Si)。作为示例，有源图案120可以包 括硅，例如，实质上由硅组成，包覆层142可以包括硅(Si)和/或碳化硅(SiC)，例如，实质上 由硅(Si)和/或碳化硅(SiC)组成。界面层140可以包括与构成有源图案120和包覆层142中 的每个的第一元素不同的元素。界面层140、缓冲层IlOa和缓冲图案IlOb可以包括相同的元 素。例如，界面层140、缓冲层IlOa和缓冲图案IlOb可以包括与第一元素不同的第二元素，例 如，实质上由与第一元素不同的第二元素组成，例如，第二元素可以是锗(Ge)。在一些实施 例中，界面层140、缓冲层IlOa和缓冲图案IlOb可以包括硅锗(SiGe)，界面层140可以包括锗 (Ge)。界面层140可以具有例如大约2人到大约2nm的范围内的厚度。
[0073]下绝缘层150可以设置在基底100上以覆盖源/漏区SD，例如覆盖包覆层142并至少 覆盖栅极结构GS的侧壁。下绝缘层150可以包括例如氧化硅、氮化硅、氮氧化硅和低k介电材 料中的至少一种。下绝缘层150可以覆盖未被栅极结构GS覆盖的隔离层130的一部分。
[0074]在一些实施例中，上绝缘层可以设置在包括设置在其上的栅极结构GS的基底100 上。上绝缘层可以是例如氧化硅、氮化硅和氮氧化硅中的至少一种。可以穿过上绝缘层和下 绝缘层150设置电连接到源/漏区SD的第一接触塞和电连接到栅电极GE的第二接触塞。互连 布线层可以设置在上绝缘层上以与第一接触塞和第二接触塞接触。互连布线层可以构造为 通过第一接触塞和第二接触塞分别向源/漏区SD和栅电极GE施加电压。互连布线层以及第 一接触塞和第二接触塞可以包括导电材料。
[0075]根据本实施例，鳍状结构FS可以包括缓冲图案IlOb和有源图案120。有源图案120 的晶格常数可以小于缓冲图案IlOb的晶格常数。因此，缓冲图案IlOb可以对有源图案120提 供拉伸应力。有源图案120的一部分可以充当形成在鳍状结构FS上的晶体管的沟道区域。在 晶体管是η型MOS场效应晶体管的情况下，由于通过缓冲图案IlOb提供(例如，施加）到有源 图案120的拉伸应力，可以改善η型MOS场效应晶体管的沟道特性，例如，可以改善载流子迀 移率。
[0076] 此外，鳍状结构FS可以包括在栅极结构GS下方的第一部分Pl和在栅极结构GS两侧 的第二部分Ρ2。第一部分Pl的顶表面与第二部分Ρ2的顶表面可以基本上共面。包覆层142可 以是用第二部分Ρ2作为种子均匀地生长的外延层，界面层140位于包覆层142和第二部分Ρ2 之间。结果，因为包覆层142可以均匀地生长在鳍状结构FS上，所以可实施具有大大改善的 可靠性的半导体器件。
[0077] 图3、图5、图7和图9是示出了在根据示例实施例的制造半导体器件的方法中的阶 段的透视图。图4、图6、图8和图10分别示出了沿着图3、图5、图7和图9的线I-疒，II-ir和 III-IlF截取的剖视图。
[0078] 参照图3和图4,缓冲层IlOa可以形成在基底100上。鳍状结构FS可以形成在缓冲层 IlOa上并可以沿着第一方向Dl延伸。鳍状结构FS可以包括从缓冲层IlOa向上突出并沿第一 方向Dl延伸的缓冲图案IlOb和设置在缓冲图案IlOb上并沿第一方向Dl延伸的有源图案 120。鳍状结构FS的形成可以包括形成顺序地堆叠在基底100上的初始缓冲层和有源层、形 成通过使有源层和初始缓冲层图案化来限定鳍状结构FS的沟槽T。
[0079] 初始缓冲层可以具有与基底100的晶格常数不同的晶格常数。初始缓冲层可以包 括具有大于基底100的晶格常数的材料。例如，基底100可以是娃基底，而初始缓冲层可以包 括硅锗(SiGe)。在一些实施例中，可以通过利用基底100作为种子的选择性外延生长(SEG) 工艺来形成初始缓冲层。在其它实施例中，可以通过化学气相沉积(CVD)工艺或分子束外延 (MBE)工艺来形成初始缓冲层。
[0080] 有源层可以具有与初始缓冲层的晶格常数不同的晶格常数。有源层可以包括具有 小于初始缓冲层的晶格常数的材料。作为示例，初始缓冲层可以包括硅锗(SiGe)，而有源层 可以包括硅(Si)。因此，初始缓冲层可以对有源层提供拉伸应力。在一些实施例中，可以利 用初始缓冲层作为种子通过选择性外延生长(SEG)工艺来形成有源层。在其它实施例中，可 以通过化学气相沉积(CVD)工艺或分子束外延(MBE)工艺来形成有源层。
[0081] 沟槽T的形成可以包括在有源层上形成掩模图案以限定形成鳍状结构FS的区域， 和利用掩模图案作为蚀刻掩模来各向异性地蚀刻有源层和初始缓冲层。结果，在蚀刻工艺 中，可以通过蚀刻有源层来形成有源图案120,并可以通过蚀刻初始缓冲层的一部分来形成 缓冲图案11Ob。可以将在蚀刻工艺中未被蚀刻的初始缓冲层的下部定义为缓冲层11Oa。
[0082] 隔离层130可以形成在鳍状结构FS的两侧。可以形成隔离层130以填充沟槽T。隔离 层130的形成可以包括形成填充沟槽T的绝缘层和使绝缘层平坦化直到暴露掩模图案。 [0083]可以通过使隔离层130的上部凹进来暴露鳍状结构FS的上部。隔离层130的顶表面 130U与有源图案120的顶表面120U相比可以置于距离（例如相对于)基底100的顶表面较低 的水平。在一些实施例中，如图4所示，隔离层130的顶表面130U与有源图案120的底表面 120L相比可以置于距离基底100的顶表面较低的水平。在其它实施例中，隔离层130的顶表 面130U与有源图案120的底表面120L相比可以置于距离基底100的顶表面较高的水平。可以 利用相对于鳍状结构FS能够提供蚀刻选择性的蚀刻条件来执行使隔离层130的上部凹进的 工艺。可以利用例如湿法蚀刻工艺来执行使隔离层130的上部凹进的工艺。在使隔离层130 的上部凹进的工艺过程中或在隔离层130的上部凹进后，可以去除掩模图案。
[0084] 参照图5和图6,蚀刻停止层和牺牲栅极层可以顺序地形成在基底100上以覆盖鳍 状结构FS和隔离层130。蚀刻停止层可以包括例如氧化物层。牺牲栅极层可以由相对于蚀刻 停止层具有蚀刻选择性的材料形成。牺牲栅极层可以由例如多晶硅形成。
[0085] 牺牲栅极图案160可以通过使牺牲栅极层图案化来形成。可以形成牺牲栅图案160 为横跨鳍状结构FS之上。牺牲栅极图案160的形成可以包括在牺牲栅极层上形成栅极掩模 图案164和利用栅极掩模图案164作为蚀刻掩模来蚀刻牺牲栅极层。栅极掩模图案164可以 由例如氮化硅形成。可以利用相对于蚀刻停止层具有蚀刻选择性的蚀刻工艺来执行蚀刻牺 牲栅极层的工艺。
[0086] 在形成牺牲栅极图案160后，可以通过去除牺牲栅极图案160两侧的蚀刻停止层来 形成蚀刻停止图案162。蚀刻停止图案162可以沿着牺牲栅极图案160的底表面延伸并可以 覆盖鳍状结构FS的顶表面和侧壁以及隔离层130的顶表面。
[0087] 因为牺牲栅极图案160可以形成为横跨鳍状结构FS之上，所以第一部分Pl和第二 部分P2可以被限定在鳍状结构FS中。鳍状结构FS的第一部分Pl可以置于牺牲栅极图案160 的下方并可以与牺牲栅极图案160垂直地叠置。鳍状结构FS的第二部分P2可以置于牺牲栅 极图案160的两侧并可以通过第一部分Pl使其彼此水平地隔开。第一部分Pl的顶表面与第 二部分P2的顶表面可以基本上共面。
[0088] 此外，因为牺牲栅极图案160形成为横跨鳍状结构FS之上，所以可以在有源图案 120中限定第一区域Rl和第二区域R2。有源图案120的第一区域Rl可以置于牺牲栅极图案 160的下方并可以与牺牲栅极图案160垂直地叠置。有源图案120的第二区域R2可以置于牺 牲栅极图案160的两侧并可以通过第一区域Rl使其彼此水平地隔开。有源图案120的第一区 域Rl可以对应于鳍状结构FS的第一部分P1的上部。有源图案120的第二区域R2分别可以对 应于鳍状结构FS的第二部分P2的上部。第一区域Rl的顶表面与第二区域R2的顶表面可以基 本上共面。
[0089] 栅极间隔件GSP可以形成在牺牲栅极图案160的两侧壁上。栅极间隔件GSP可以包 括例如氮化硅。栅极间隔件GSP的形成可以包括在其上形成有牺牲栅极图案160的基底上形 成栅极间隔件层和各向异性地蚀刻栅极间隔件层。可以通过蚀刻栅极间隔件层来暴露在牺 牲栅极图案160的两侧的鳍状结构FS的第二部分P2的顶表面和隔离层130的顶表面。在蚀刻 栅极间隔件层的过程中可以进一步地蚀刻栅极掩模图案164的一部分。然而，在栅极间隔件 GSP形成后，栅极掩模图案164的剩余部分可以保留在牺牲栅极图案160上。
[0090] 参照图7和图8，包覆层142可以形成在牺牲栅极图案160的两侧，例如，可以形成在 牺牲栅极图案160的相对侧。包覆层142可以分别形成在鳍状结构FS的第二部分P2上。每个 包覆层142可以覆盖鳍状结构FS的每个第二部分P2的顶表面和侧壁。即，每个包覆层142可 以覆盖有源图案120的每个第二区域R2的顶表面和侧壁。
[0091] 包覆层142的形成可以包括利用通过隔离层130暴露的鳍状结构FS作为种子执行 选择性外延生长(SEG)工艺。在一些实施例中，包覆层142可以包括与有源图案120相同的元 素。有源图案120和包覆层142可以包括例如硅(Si)的第一元素。作为示例，有源图案120可 以包括硅(Si)，包覆层142可以包括硅(Si)和/或碳化硅(SiC)。
[0092] 界面层140可以形成在每个包覆层142和鳍状结构FS之间。界面层140可以插入到 每个包覆层142和有源图案120之间。一对界面层140可以分别形成在有源图案120的第二区 域R2上。界面层140可以覆盖有源图案120的每个第二区域R2的顶表面和侧壁。在一些实施 例中，界面层140可以包括与有源图案120和包覆层142中的每个的元素不同的元素。界面层 140可以包括与缓冲层IlOa和缓冲图案IlOb中的每个相同的元素。界面层140、缓冲层IlOa 和缓冲图案IlOb可以包括与第一元素不同的第二元素。第二元素可以是例如锗(Ge)。在一 些实施例中，缓冲层IlOa和缓冲图案IlOb可以包括硅锗（SiGe)，界面层140可以包括锗 (Ge) 0
[0093]可以通过在形成包覆层142之前或者在形成包覆层142时执行预处理工艺来形成 界面层140。作为示例，可以通过用于形成栅极间隔件GSP的各向异性蚀刻工艺来暴露鳍状 结构FS的第二部分P2的顶表面和侧壁。在鳍状结构FS的暴露的表面上可能形成天然氧化 物。在形成包覆层142之前或者在形成包覆层142时可以执行预处理工艺来去除天然氧化 物。预处理工艺可以包括热处理工艺或者例如使用氢等的等离子体处理工艺。可以在500°C 或者更高，例如大约500°C到大约1500°C的温度下执行热处理工艺或等离子体处理工艺。 [0094] 具体地，在预处理工艺过程中，包含在缓冲图案IlOb和缓冲层IlOa中的例如锗 (Ge)的第二元素可以在热处理工艺或等离子体处理工艺过程中沿着有源图案120的第二区 域R2的表面扩散，第二元素可以被再沉积或累积在第二区域R2的表面上以限定界面层140。 因此，界面层140可以形成在有源图案120的每个第二区域R2上。结果，界面层140可以形成 在有源图案120的每个第二区域R2和每个包覆层142之间，例如，所以包覆层142的外延生长 的结果可以具有改善的均一性。界面层140可以具有例如大约2Λ到大约2nm的范围的厚度。 在一些实施例中，界面层140不可以形成在牺牲栅极图案160下方的有源图案120的第一区 域Rl上。
[0095]可以通过向包覆层142掺杂杂质来形成源/漏区SD。作为示例，在包覆层142的选择 性外延生长过程中，包覆层142可以同时掺杂例如砷(As)或磷(P)的η型杂质。如另一个示 例，在通过选择性外延生长工艺形成包覆层142后，包覆层142可以掺杂例如砷(As)或磷(P) 的η型杂质。在一些实施例中，在对包覆层142的掺杂工艺过程中可以对鳍状结构FS的一部 分进行掺杂。因此，源/漏区SD中的每个可以形成在每个包覆层142的至少一部分或每个包 覆层的至少一部分和鳍状结构FS的一部分中。即，源/漏区SD中每个可以包括每个包覆层 142的至少一部分或每个包覆层的至少一部分和鳍状结构FS的一部分。结果，源/漏区SD可 以设置在牺牲栅极图案160的两侧。源/漏区SD可以设置在鳍状结构FS的第二部分Ρ2上。 [0096] 参照图9和图10,下绝缘层150可以形成在其上形成有源/漏区SD的基底100上。可 以形成下绝缘层150以覆盖源/漏区SD和至少栅极间隔件GSP的侧壁。下绝缘层150可以覆盖 包覆层142。下绝缘层150可以包括例如氧化硅、氮化硅、氮氧化硅和低k介电材料中的至少 一种。
[0097]可以通过去除栅极掩模图案164、牺牲栅极图案160和蚀刻停止图案162在栅极间 隔件GSP之间形成间隙区域170。间隙区域170可以使鳍状结构FS的第一部分Pl暴露。当去除 栅极掩模图案164时，下绝缘层150的一部分可以被去除。间隙区域170的形成可以包括利用 相对于栅极间隔件GSP、下绝缘层150和蚀刻停止图案162具有蚀刻选择性的蚀刻条件来蚀 刻牺牲栅极图案160。此外，间隙区域170的形成可以包括通过去除蚀刻停止图案162来使鳍 状结构FS的第一部分Pl暴露。
[0098] 返回参照图1和图2,可以形成栅极绝缘图案GI和栅电极GE以填充间隙区域170。例 如，栅极绝缘层可以形成在间隙区域170中并可以形成在下绝缘层和栅极间隔件GSP之上。 可以形成栅极绝缘层以覆盖鳍状结构FS的第一部分P1。栅极绝缘层可以包括高k介电材料。 例如，栅极绝缘层可以包括氧化铪、硅酸铪、氧化锆和硅酸锆中的至少一种，但是不限于此。 栅极绝缘层可以使用例如原子层沉积(ALD)工艺或者化学气相沉积(CVD)工艺来形成。栅极 层可以形成在栅极绝缘层上以填充间隙区域170。栅极层可以包括例如氮化钛、氮化钽或者 氮化钨的导电金属氮化物和例如铝或钨的金属中的至少一种。栅极绝缘图案GI和栅电极GE 可以通过使顺序堆叠的栅极层和栅极绝缘层平坦化来形成。下绝缘层150和栅极间隔件GSP 的上表面可以通过平坦化工艺来暴露。栅极绝缘图案GI可以沿着栅电极GE的底表面延伸并 可以延伸到栅电极GE的两个侧壁。栅极绝缘图案GI可以插入栅电极GE和栅极间隔件GSP之 间。
[0099] 可以去除栅电极GE和栅极绝缘图案GI的上部。因此，可以在间隙区域170中限定凹 进区域。栅极覆盖图案CAP可以形成在凹进区域中。栅极覆盖图案CAP的形成可以包括在下 绝缘层150上形成覆盖层以填充凹进区域，和使覆盖层平坦化直到下绝缘层150暴露。栅极 覆盖图案CAP可以包括例如氮化硅。
[0100] 可以定义包括栅极绝缘图案GI、栅电极GE、栅极覆盖图案CAP和栅极间隔件GSP的 栅极结构GS。栅极结构GS可以沿第二方向D2延伸。
[0101] 在一些实施例中，上绝缘层可以形成在包括形成在其上的栅极结构GS的基底100 上。上绝缘层可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。可以穿过上绝缘层和 下绝缘层150形成第一接触孔以暴露源/漏区SD。第一接触孔可以通过蚀刻上绝缘层和下绝 缘层150来形成。当蚀刻上绝缘层和下绝缘层150时，可以部分地去除每个包覆层142的每个 上部的上部，例如每个源/漏区SD的上部，因此，每个包覆层142可以具有图1中所示的形状。
[0102] 可以穿过上绝缘层和下绝缘层150来形成暴露栅电极GE的第二接触孔。然后，可以 形成填充第一接触孔的第一接触塞和填充第二接触孔的第二接触塞。互连布线层可以形成 在上绝缘层上以与第一接触塞和第二接触塞接触。互连布线层可以构造为分别通过第一和 第二接触塞向源/漏区SD和栅电极GE施加电压。互连布线层与第一接触塞和第二接触塞可 以包括导电材料。
[0103] 图11是示出根据示例实施例的半导体器件的透视图。图12示出了沿着图11中的线 I-f ,II-IV和III-IlV截取的剖视图。在下文中，为了容易和方便理解的目的，将省略或 简略地提及对于与在图1和图2中示出的实施例中描述的元件相同的元件的描述。
[0104] 参照图11和图12,缓冲层IlOa可以设置在基底100上。缓冲层IlOa可以具有与基底 100的晶格常数不同的晶格常数。缓冲层IlOa可以包括具有大于基底100的晶格常数的材 料。作为示例，基底100可以包括硅基底，缓冲层IlOa可以包括硅锗(SiGe)。沿第一方向Dl延 伸的鳍状结构FS可以设置在缓冲层IlOa上。在本实施例中，鳍状结构FS可以设置在与参照 图1和图2中描述的基底100的第一区域不同的基底100的第二区域之上。作为示例，第二区 域可以是PM0SFET区域。鳍状结构FS可以包括缓冲图案IlOb和有源图案120。缓冲图案IlOb 可以沿第三方向从缓冲层IlOa突出并可以沿着第一方向Dl延伸。有源图案120可以设置在 缓冲图案IlOb上并可以沿第一方向Dl延伸。
[0105]缓冲图案IlOb可以包括与缓冲层IlOa相同的材料。缓冲图案IlOb的晶格常数可以 与缓冲层IlOa的晶格常数相同。缓冲图案IlOb和缓冲层IlOa可以彼此连接并可以构成统一 的层。
[0106]有源图案120可以包括具有与缓冲图案IlOb的晶格常数不同的晶格常数的元素。 在本实施例中，有源图案120的晶格常数可以大于缓冲图案IlOb的晶格常数。因此，缓冲图 案IlOb和缓冲层IlOa可以对有源图案120提供压缩应力。有源图案120和缓冲图案IlOb可以 包括相同的材料。有源图案120和缓冲图案IlOb可以包括第三元素。有源图案120的第三元 素的含量可以高于缓冲图案IlOb的第三元素的含量。作为示例，有源图案120和缓冲图案 IlOb可以包括硅锗（SiGe)，例如，第三元素可以是锗(Ge)。例如，缓冲图案IlOb可以包括具 有基于在缓冲图案11Ob中的总硅锗含量的大约20原子百分率(at. % )的锗含量的硅锗，有 源图案120可以包括具有基于在有源图案120中的总硅锗含量的大约40原子百分率(at.%) 的锗含量的硅锗。
[0107] 隔离层130可以设置在鳍状结构FS的两侧。隔离层130可以设置在缓冲层IlOa上并 沿第一方向Dl延伸。其间插入鳍状结构FS的隔离层130可以沿第二方向D2彼此隔开。
[0108] 隔离层130可以暴露鳍状结构FS的上部，因此鳍状结构FS可以具有暴露的顶表面 FS_U和侧壁。与鳍状结构FS的顶表面FS_U相比，隔离层130可以具有置于距离基底100的顶 表面较低的水平的顶表面130U。在一些实施例中，如在图12中所示，隔离层130的上表面 130U与有源图案120的底表面120L相比可以置于距离基底100的顶表面较低的水平。在其它 实施例中，隔离层130的上表面130U与有源图案120的底表面120L相比可以置于距离基底 100的顶表面较高的水平。
[0109] 栅极结构GS可以设置在基底100之上以横跨鳍状结构FS之上。栅极结构GS可以沿 着第二方向D2延伸。栅极结构GS可以覆盖鳍状结构FS的顶表面FS_U和侧壁以及隔离层130 的顶表面130U。栅极结构GS也可以覆盖有源图案120的顶表面120U和侧壁。有源图案120可 以作为包括形成在鳍状结构FS上的栅极结构GS的晶体管的沟道区域。在这种情况下，该晶 体管可以是P型MOS场效应晶体管。
[0110] 栅极结构GS可以包括栅电极GE、栅极绝缘图案GI和栅极覆盖层CAP。栅电极图案GE 可以设置在栅极绝缘图案GI上并可以沿着第二方向D2延伸。栅极绝缘图案GI可以设置在栅 电极GE和鳍状结构FS之间以及栅电极GE和隔离层130之间，并可以沿着第二方向D2延伸。栅 极绝缘图案GI可以插入栅极间隔件GSP和栅电极GE之间。栅极覆盖图案CAP可以设置在栅电 极GE上并可以沿着第二方向D2延伸。
[0111] 鳍状结构FS可以包括在栅极结构GS下方的第一部分Pl和在栅极结构两侧的第二 部分P2。鳍状结构FS的第一部分Pl的顶表面与鳍状结构FS的第二部分P2的顶表面可以基本 上共面。鳍状结构FS的第一部分Pl可以具有通过隔离层130暴露的侧壁。栅极结构GS可以覆 盖鳍状结构FS的第一部分Pl的顶表面和侧壁。鳍状结构FS的每个第二部分P2可以具有通过 隔离层130和栅极结构GS暴露的侧壁。
[0112] 此外，有源图案120可以包括在栅极结构GS下方的第一区域Rl和在栅极结构GS两 侧的第二区域R2。有源图案120的第一区域Rl可以对应于鳍状结构FS的第一部分Pl的上部， 有源图案120的第二区域R2可以对应于鳍状结构FS的第二部分P2的上部。有源图案120的第 一区域Rl的顶表面与有源图案120的第二区域R2的顶表面可以基本上共面。第一区域Rl可 以具有通过隔离层130暴露的侧壁。栅极结构GS可以覆盖有源图案120的第一区域Rl的顶表 面和侧壁。有源图案120的第二区域R2可以具有通过隔离层130和栅极结构GS暴露的侧壁。 [0113]源/漏区SD可以设置在栅极结构GS的两侧。源/漏区SD可以分别设置在鳍状结构FS 的第二部分P2上。每个源/漏区SD可以包括每个包覆层142的至少一部分。在一些实施例中， 每个源/漏区SD可以包括每个包覆层142的至少一部分和每个覆盖层144的至少一部分。在 其它实施例中，每个源/漏区SD可以包括每个包覆层142的至少一部分、每个覆盖层144的至 少一部分和鳍状结构FS的一部分。
[0114] 每个包覆层142可以覆盖鳍状结构FS的每个第二部分P2的顶表面和侧壁。包覆层 142可以是从鳍状结构FS长出的外延层。包覆层142可以分别包括杂质。例如，包覆层142可 以掺杂硼(B)。因此，源/漏区SD可以是P型掺杂区域。
[0115] 界面层140可以插入每个包覆层142和鳍状结构FS之间。界面层140可以插入每个 包覆层142和有源图案120之间。一对界面层140可以设置在有源图案120的第二区域R2上。 界面层140可以覆盖有源图案120的每个第二区域R2的顶表面和侧壁。界面层140不可以插 入栅电极GE和鳍状结构FS的第一部分Pl之间。
[0116] 根据本实施例，包覆层142可以包括与有源图案120相同的材料。例如，包覆层142 可以包括第三元素。每个包覆层142的第三元素含量可以等于或小于有源图案120的第三元 素含量。在一些元素中，包覆层142可以包括硅锗(SiGe)，第三元素可以是锗(Ge)。例如，每 个包覆层142可以包括具有基于包覆层142中的总硅锗含量的0以上到40以下的原子百分率 (at. % )的锗(Ge)含量的硅锗(SiGe)。
[0117] 界面层140可以包括第三元素。在一些实施例中，界面层140可以包括与包覆层142 和有源图案120中的每个相同的材料。界面层140的第三元素的含量可以高于有源图案120 和包覆层142中的每个的第三元素含量。在一些实施例中，界面层140可以包括硅锗(SiGe)， 例如，第三元素可以是锗(Ge)。在一些实施例中，界面层140可以包括具有基于界面层140中 的总硅锗含量的大约50到100以下的原子百分率(at. % )的锗(Ge)含量的硅锗(SiGe)。在其 它实施例中，界面层140可以是锗(Ge)层。界面层140可以具有例如大约2人到大约2nm的厚 度。
[0118] 覆盖层144可以分别设置在包覆层142上。覆盖层144可以与包覆层142接触。包覆 层142可以分别包括与第三元素不同的第四元素，覆盖层144可以分别包括第四元素。第四 元素可以是硅(Si)。每个覆盖层144的第四元素的含量可以高于每个包覆层142的第四元素 含量。在一些实施例中，每个包覆层142可以包括硅锗(SiGe)，每个覆盖层144可以是硅(Si) 层。
[0119] 下绝缘层150可以设置在基底100上以至少覆盖栅极结构GS和源/漏区SD的侧壁。 覆盖层144可以插入下绝缘层150和包覆层142之间。
[0120] 上绝缘层可以设置在下绝缘层150之上。电连接到源/漏区SD的第一接触塞和电连 接到栅电极GE的第二接触塞可以设置为穿过上绝缘层和下绝缘层150。第一接触塞可以分 别设置在穿过上绝缘层和下绝缘层150以暴露源/漏区SD的第一接触孔中。第二接触塞可以 设置在穿过上绝缘层和下绝缘层150以暴露栅电极GE的第二接触孔中。第一和第二接触孔 可以通过蚀刻工艺形成。当形成第一接触孔时，可以去除每个包覆层142的一部分和每个覆 盖层144的一部分，因此包覆层142和覆盖层144可以分别具有图11中所示的形状。
[0121] 互连布线层可以设置在上绝缘层之上以与第一接触塞和第二接触塞接触。互连布 线层可以构造为通过第一接触塞和第二接触塞对源/漏区SD和栅电极GE施加电压。
[0122] 根据本实施例，鳍状结构FS可以包括缓冲图案IlOb和有源图案120,有源图案120 的晶格常数可以大于缓冲图案IlOb的晶格常数。因此，缓冲图案IlOb可以对有源图案120提 供(例如，给予)压缩应力。有源图案120的一部分可以作为形成在鳍状结构FS上的晶体管的 沟道区域。在晶体管是P型MOS场效应晶体管的情况下，因为可以通过缓冲图案IlOb对有源 图案120提供压缩应力，所以P型MOS场效应晶体管的沟道特性可以得到改善。
[0123] 此外，鳍状结构FS可以包括在栅极结构GS下方的第一部分Pl和在栅极结构GS两侧 的第二部分P2。第一部分Pl的顶表面与第二部分P2的顶表面可以基本上共面。包覆层142可 以是利用第二部分P2作为种子均匀生长的外延层。结果，因为包覆层142可以是在鳍状结构 FS上均匀生长的，所以能够实施具有大大改进的可靠性的半导体器件。
[0124] 图13是示出了根据示例实施例的制造半导体器件的方法的透视图。图14示出了沿 着图13中的线ι-疒，II-IF和III-IlV截取的剖视图。在下文中，为了容易和方便说明的目 的，将省略或简略地提及对于与在图3到图10中示出的实施例中描述的元件相同的元件的 描述。
[0125] 首先，如参照图3和图4描述的，缓冲层IlOa可以形成在基底100上，沿着第一方向 Dl延伸的鳍状结构FS可以形成在缓冲层IlOa上。鳍状结构FS可以包括从缓冲层IlOa向上突 出并沿着第一方向Dl延伸的缓冲图案IlOb和设置在缓冲图案IlOb之上并沿着第一方向Dl 延伸的有源图案120。鳍状结构FS的形成可以包括形成顺序地堆叠在基底100上的初始缓冲 层和有源层以及形成通过使有源层和初始缓冲层图案化来限定鳍状结构FS的沟槽T。
[0126] 初始缓冲层可以具有与基底100的晶格常数不同的晶格常数。初始缓冲层可以包 括具有大于基底I00的晶格常数的晶格常数的材料。作为示例，基底可以是硅基底，初始缓 冲层可以包括硅锗(SiGe)。
[0127] 有源层可以具有与初始缓冲层的晶格常数不同的晶格常数。在本实施例中，有源 层可以包括具有大于初始缓冲层的晶格常数的晶格常数的材料。有源层和初始缓冲层可以 包括相同的材料。有源层和初始缓冲层可以包括第三元素。有源层的第三元素含量可以高 于初始缓冲层的第三元素含量。作为示例，有源层和初始缓冲层可以包括硅锗（SiGe)，例 如，第三元素可以是锗(Ge)。因此，初始缓冲层可以对有源层提供压缩应力。在一些实施例 中，可以利用初始缓冲层作为种子通过选择性外延生长(SEG)工艺来形成有源层。
[0128] 隔离层130可以在鳍状结构FS的两侧。可以形成隔离层130以填充沟槽T。可以通过 使隔离层130的上部凹进来暴露鳍状结构FS的上部。通过凹进工艺，有源图案120的至少一 部分可以通过隔离层130暴露。
[0129] 接下来，如参照图5和图6所述，牺牲栅极图案160可以形成在基底100上以横跨鳍 状结构FS之上。沿第二方向D2延伸的栅极掩模图案164可以形成在牺牲栅极图案160之上， 沿第二方向D2延伸的蚀刻停止图案162可以形成在牺牲栅极图案160的下方。
[0130] 因为牺牲栅极图案160可以形成为横跨鳍状结构FS之上，所以可以在鳍状结构FS 中限定第一部分Pl和第二部分P2。鳍状结构FS的第一部分Pl可以置于牺牲栅极图案160的 下方并可以与牺牲栅极图案160垂直地叠置。鳍状结构FS的第二部分P2可以置于牺牲栅极 图案160的两侧并可以通过第一部分Pl彼此水平地隔开。第一部分Pl的顶表面与第二部分 P2的顶表面可以基本上共面。
[0131] 此外，因为牺牲栅极图案160可以形成为横跨鳍状结构FS之上，所以可以在有源图 案120中限定第一区域Rl和第二区域R2。有源图案120的第一区域Rl可以置于牺牲栅极图案 160的下方并可以与牺牲栅极图案160垂直地叠置。有源图案120的第二区域R2可以置于牺 牲栅极图案160的两侧并可以通过第一区域Rl彼此水平地隔开。有源图案120的第一区域Rl 可以与鳍状结构FS的第一部分P1的上部对应。有源图案120的第二区域R2可以分别与鳍状 结构FS的第二部分P2的上部对应。第一区域Rl的顶表面与第二区域R2的顶表面可以基本上 共面。栅极间隔件GSP可以分别形成在牺牲栅极图案160的两个侧壁上。
[0132] 参照图13和图14,包覆层142可以形成在牺牲栅极图案160的两侧。包覆层142可以 分别形成在鳍状结构FS的第二部分P2上。每个包覆层142可以覆盖鳍状结构FS的每个第二 部分P2的顶表面和侧壁。即，每个包覆层142可以覆盖有源图案120的每个第二区域R2的顶 表面和侧壁。包覆层142的形成可以包括利用通过隔离层130暴露的鳍状结构FS作为种子执 行选择性外延生长(SEG)工艺。
[0133] 包覆层142可以包括与鳍状结构FS的材料相同的材料。有源图案120和包覆层142 可以包括第三元素。每个包覆层142的第三元素含量可以基本上等于或者小于有源图案120 的第三元素含量。作为示例，包覆层142可以包括硅锗（SiGe)，第三元素可以是锗。例如，包 覆层142可以包括具有基于包覆层142中的总硅锗含量的0以上到40的原子百分率(at.%) 的锗含量的硅锗。
[0134] 界面层140可以形成在每个包覆层142和鳍状结构FS之间。界面层140可以插入每 个包覆层142和有源图案120之间。一对界面层140可以分别形成在有源图案120的第二区域 R2之上。界面层140可以覆盖有源图案120的每个第二区域R2的顶表面和侧壁。
[0135] 界面层140可以包括第三元素。界面层140可以包括与有源图案120和包覆层142中 的每个的材料相同的材料。在每个界面层140中的第三元素的含量可以基本上等于或高于 有源图案120和包覆层142中的每个的第三元素含量。作为示例，界面层144可以包括硅锗 (SiGe)，第三元素可以是锗。在一些实施例中，界面层140可以包括具有基于界面层140中的 总硅锗含量的50到100以下的原子百分率(at.%)的锗含量的硅锗。在其它实施例中，界面 层140可以是锗(Ge)。界面层140可以利用与参照图7和图8描述的工艺相同的工艺来形成。
[0136] 覆盖层144可以分别形成在包覆层142之上。每个覆盖层144可以形成为覆盖每个 包覆层142的表面。包覆层142还可以包括与第三元素不同的第四元素。覆盖层144可以包括 第四元素。第四元素可以是例如硅(Si)。每个覆盖层144的第四元素含量可以高于每个包覆 层142的第四元素含量。作为示例，包覆层142可以包括硅锗（SiGe)，覆盖层144可以是硅 (Si)层。可以通过利用每个包覆层142作为种子的选择性外延生长工艺来形成每个覆盖层 144〇
[0137] 源/漏区SD可以通过用杂质掺杂包覆层142来形成。作为示例，在包覆层142的选择 性外延生长的过程中，可以同时用例如硼(B)的P型杂质来掺杂包覆层142。作为另一示例， 在形成包覆层142后，可以用例如硼(B)的P型杂质来掺杂包覆层142。在一些实施例中，当用 杂质掺杂包覆层142时，可以掺杂鳍状结构FS的一部分和/或每个覆盖层144的至少一部分。 因此，源/漏区SD中的每个可以形成在每个包覆层142、每个覆盖层144和/或鳍状结构FS中。 结果，源/漏区SD可以设置在牺牲栅极图案160两侧。源/漏区SD中的每个可以包括每个包覆 层142的至少一部分、每个覆盖层144的至少一部分和/或鳍状结构FS的一部分。源/漏区SD 可以设置在鳍状结构FS的第二部分P2上。然后，可以执行与根据参照图9和图10以及图1和 图2描述的实施例的制造半导体器件的工艺相同的工艺。
[0138] 根据示例实施例，鳍状结构FS可以包括缓冲图案IlOb和有源图案120。有源图案 120的晶格常数可以不同于缓冲图案IlOb的晶格常数。因此，缓冲图案IlOb可以对有源图案 120提供拉伸应力或压缩应力。有源图案120的一部分可以作为形成在鳍状结构FS上的晶体 管的沟道区域。由于通过缓冲图案IlOb提供到有源图案120的拉伸应力或压缩应力，可以改 善例如P型MOS场效应晶体管或η型MOS场效应晶体管的半导体器件的沟道特性。
[0139] 此外，鳍状结构FS可以包括在栅极结构GS下方的第一部分Pl和在栅极结构GS两侧 的第二部分Ρ2。第一部分Pl的顶表面与第二部分Ρ2的顶表面可以基本上共面。包覆层142可 以是利用第二部分Ρ2作为种子均匀生长的外延层。结果，因为包覆层142可以在鳍状结构FS 上均匀地生长，所以可以提供具有大大改进的可靠性的半导体器件。
[0140] 图15是示出包括根据示例实施例的半导体器件的电子系统的示意性框图。
[0141] 参照图15,根据示例实施例的电子系统1100可以包括控制器1110、输入/输出（1/ 0)单元1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存 储装置1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150 可以对应于通过其传输电信号的路径。
[0142] 控制器1110可以包括微处理器、数字信号处理器、微控制器或其它具有与其中任 意一个的功能相似的功能的逻辑器件中的至少一个。I/O单元1120可以包括按键、键盘和/ 或显示单元。存储装置1130可以存储数据和/或指令。接口单元1140可以发送电数据到通信 网络或可以接收来自通信网络的电数据。接口单元1140可以通过无线或电缆操作。例如，接 口单元1140可以包括天线、无线/电缆收发器。虽然未在图中示出，但是电子系统1100或控 制器1110还可以包括作为高速缓冲存储器或工作存储器的快速动态随机存取存储(DRAM) 装置和/或快速静态随机存取存储(SRAM)装置以改善控制器1110的操作。根据上述示例实 施例的半导体器件中的至少一个可以设置在存储装置1130、控制器1110或I/O单元1120中 的至少一个中。
[0143] 电子系统1100可以应用到个人数字助理(PDA)、便携式电脑、上网本、无线电话、移 动电话、数字音乐播放器、存储卡或其它电子产品。其它电子产品可以通过无线接收或发送 信息数据。
[0144] 在这里已经公开了示例实施例，虽然采用了特定的术语，但是仅以一般性的和描 述性的含义来使用和解释它们，而非出于限制性的目的。在某些情况下，如截止到本申请提 交时本领域普通技术人员将清楚的，结合具体实施例描述的特征、特性和/或元件可以单独 地使用或可以与结合其它实施例描述的特征、特性和/或元件组合使用，除非另有特别指 明。因此，本领域技术人员将理解的是，在不脱离如权利要求阐述的本发明的精神和范围的 情况下，可以做出形式和细节上的各种改变。
【主权项】
1. 一种半导体器件，所述半导体器件包括： 缓冲层，在基底上，所述缓冲层具有与所述基底的晶格常数不同的晶格常数； 鳍状结构，从所述缓冲层向上突出； 栅电极，横跨所述鳍状结构之上； 包覆层，在所述鳍状结构的侧面并覆盖所述鳍状结构的顶表面和侧壁；以及 界面层，在所述包覆层和所述鳍状结构之间，所述界面层包括与所述缓冲层相同的元 素。2. 根据权利要求1所述的半导体器件，其中，鳍状结构包括： 缓冲图案，从所述缓冲层向上突出并沿第一方向延伸；以及 有源图案，在所述缓冲图案上并沿所述第一方向延伸，所述有源图案具有与所述缓冲 图案的晶格常数不同的晶格常数，所述缓冲图案在所述有源图案和所述缓冲层之间。3. 根据权利要求2所述的半导体器件，其中： 所述鳍状结构包括在所述栅电极下方的第一部分和在所述栅电极侧面的第二部分，所 述第一部分的顶表面与所述第二部分的顶表面基本上共面，以及 包覆层在所述第二部分上，以覆盖所述有源图案的顶表面和侧壁，所述界面层在所述 包覆层和所述有源图案的所述第二部分之间。4. 根据权利要求2所述的半导体器件，其中，所述缓冲图案包括具有与所述缓冲层的晶 格常数相同的晶格常数的材料，所述缓冲图案和所述缓冲层对所述有源图案提供拉伸应 力。5. 根据权利要求4所述的半导体器件，其中，所述界面层包括与构成所述有源图案和所 述包覆层的每个的元素不同的元素。6. 根据权利要求5所述的半导体器件，其中，所述有源图案和所述包覆层包括硅，所述 界面层和所述缓冲层包括锗。7. 根据权利要求2所述的半导体器件，其中，所述缓冲图案包括具有与所述缓冲层的晶 格常数相同的晶格常数的材料，所述缓冲层和所述缓冲图案对所述有源图案提供压缩应 力。8. 根据权利要求7所述的半导体器件，其中，所述有源图案、所述包覆层、所述界面层和 所述缓冲层包括锗，所述界面层的锗含量比所述有源图案和所述包覆层的每个的锗含量 尚。9. 根据权利要求8所述的半导体器件，其中，所述缓冲层的锗含量比所述有源图案的锗 含量低。10. -种半导体器件，所述半导体器件包括： 鳍状结构，从下层突出并沿第一方向延伸； 隔离层，在所述鳍状结构的相对侧，并沿所述第一方向延伸； 栅电极，横跨所述鳍状结构之上并沿与所述第一方向交叉的第二方向延伸； 包覆层，在所述栅电极的相对侧位于所述鳍状结构上；以及 界面层，在所述鳍状结构和每个所述包覆层之间，所述界面层未设置在所述栅电极和 所述鳍状结构之间， 其中，所述鳍状结构包括在所述栅电极下方的第一部分和在所述栅电极相对侧的第二 部分，每个所述包覆层在对应的第二部分上，所述第一部分的顶表面与所述第二部分的顶 表面基本上共面。11. 根据权利要求10所述的半导体器件，其中： 所述鳍状结构的每个所述第二部分包括通过所述隔离层暴露的侧壁， 每个所述包覆层覆盖所述第二部分的所述顶表面和所述侧壁，以及 所述界面层在每个所述包覆层和每个所述第二部分之间，且不在所述第一部分和所述 栅电极之间。12. 根据权利要求10所述的半导体器件，其中： 所述下层包括基底和在所述基底上的缓冲层，所述缓冲层具有与所述基底的晶格常数 不同的晶格常数， 所述鳍状结构包括沿所述第一方向延伸并具有与所述缓冲层的晶格常数不同的晶格 常数的有源图案和连接到所述缓冲层的缓冲图案， 所述缓冲图案在所述有源图案和所述缓冲层之间，以及 所述隔离层暴露有源图案的至少一部分。13. 根据权利要求12所述的半导体器件，其中： 所述有源图案包括在所述栅电极下方的第一区域和处于所述栅电极的所述相对侧的 第二区域， 每个所述第二区域具有通过所述隔离层暴露的顶表面和侧壁， 每个所述包覆层覆盖每个所述第二区域的所述顶表面和所述侧壁，以及 所述界面层在每个所述包覆层和每个所述第二区域之间，并设置在每个所述第二区域 的所述顶表面和所述侧壁上。14. 根据权利要求12所述的半导体器件，其中，所述界面层包括与所述缓冲图案相同的 元素。15. 根据权利要求12所述的半导体器件，其中： 所述缓冲图案对所述有源图案提供拉伸应力， 所述有源图案和所述包覆层包括第一元素，以及 所述界面层和所述缓冲图案包括与所述第一元素不同的第二元素。16. 根据权利要求15所述的半导体器件，其中，所述第一元素是硅，所述第二元素是锗。17. 根据权利要求12所述的半导体器件，其中： 所述缓冲图案对所述有源图案提供压缩应力， 所述有源图案、所述包覆层、所述界面层和所述缓冲图案分别包括第一元素，以及 所述界面层的第一元素含量比所述有源图案和所述包覆层的每个的第一元素含量高。18. 根据权利要求17所述的半导体器件，其中，所述第一元素是锗。19. 根据权利要求17所述的半导体器件，所述半导体器件还包括分别在所述包覆层上 的覆盖层， 其中，所述包覆层和所述覆盖层包括与所述第一元素不同的第二元素，以及 其中，每个所述覆盖层的第二元素含量比每个所述包覆层的第二元素含量高。20. 根据权利要求19所述的半导体器件，其中，所述第二元素是硅。21. -种半导体器件，所述半导体器件包括： 缓冲层，在基底上，所述缓冲层具有与所述基底的晶格常数不同的晶格常数； 鳍状结构，从所述缓冲层向上突出，所述鳍状结构包括： 在所述鳍状结构的底部并从所述缓冲层向上延伸的缓冲图案，以及 在所述缓冲图案上的有源图案，所述有源图案具有与所述缓冲图案的晶格常数不同的 晶格常数； 栅电极，横跨所述鳍状结构之上； 包覆层，覆盖所述鳍状结构的顶表面和侧壁的部分；以及 界面层，在所述包覆层和所述鳍状结构之间，所述界面层包括与所述缓冲层相同的材 料。22. 根据权利要求21所述的半导体器件，其中，所述界面层直接在所述包覆层和所述鳍 状结构之间，所述包覆层是在所述栅电极的相对侧的外延层。23. 根据权利要求22所述的半导体器件，其中，所述包覆层完全地覆盖所述有源图案的 顶表面和侧壁，所述界面层使所述包覆层和所述有源图案完全分离。24. 根据权利要求21所述的半导体器件，其中，所述缓冲图案与所述缓冲层构成一个整 体并由与缓冲层相同的材料组成，所述有源图案的晶格常数比所述缓冲图案的晶格常数 小。25. 根据权利要求24所述的半导体器件，其中，所述有源图案和所述包覆层包括相同的 材料，所述包覆层的至少一部分限定了源/漏区，以及 所述界面层包括与所述有源图案和所述包覆层不同的材料。
【文档编号】H01L29/78GK106057891SQ201610197247
【公开日】2016年10月26日
【申请日】2016年3月31日 公开号201610197247.6, CN 106057891 A, CN 106057891A, CN 201610197247, CN-A-106057891, CN106057891 A, CN106057891A, CN201610197247, CN201610197247.6
【发明人】金东宇, 李承勋, 金善政, 李炫姃, 具本荣
【申请人】三星电子株式会社