包括晶体管的半导体器件的制作方法
【专利摘要】本发明涉及包括晶体管的半导体器件。一种半导体器件(1)，该半导体器件在具有第一主表面的半导体本体中包括晶体管(10)。晶体管(10)包括：第一导电类型的源极区域(201)；漏极区域(205)；第二导电类型的本体区域(230)，第二导电类型与第一导电类型不同；以及栅极电极(210)，该栅极电极设置于在与第一主表面平行的第一方向上延伸的栅极沟槽(212)中。本体区域(230)和漏极区域(205)沿着该第一方向而布置。本体区域(230)包括沿着该第一方向延伸的第一脊(220)，第一脊(220)设置在半导体本体中的相邻的栅极沟槽(212)之间。本体区域(230)还包括第二脊(221)。第二脊(221)的宽度大于第一脊(220)的宽度，这些宽度是在与该第一方向垂直的第二方向上测量的。
【专利说明】
包括晶体管的半导体器件
技术领域
[0001] 本发明涉及半导体器件，并且具体来说，涉及包括晶体管的半导体器件。
【背景技术】
[0002] 通常用在汽车电子和工业电子装置中的功率晶体管应具有低导通状态阻抗(Rcin · A)，同时保证高电压阻断能力。例如，M0S("金属氧化物半导体"）功率晶体管应能够(取决于 应用需求)阻断几十至几百或几千伏特的漏极至源极电压V dst3MOS功率晶体管典型地传导非 常大的电流(在典型的大约2至20V的栅极-源极电压下其可以高达几百安培）。
[0003] 关于具有进一步改进的Rcin · A特性的晶体管的概念指代横向功率FinFET( "包括鳍 的场效应晶体管"）。横向功率FinFET利用更多的体硅来降低Rcin，以使得Rcin能与垂直沟槽 MOSFET的Rcin相比。在包括横向场板的晶体管中，由于场板的补偿作用，可以增加漂移区的掺 杂浓度。
[0004] 本发明的目的在于提供包括具有改进属性的晶体管的半导体器件。
[0005] 根据本发明，以上目的通过根据独立权利要求的所要求保护的主题来实现。进一 步的发展在从属权利要求中进行限定。
【发明内容】
[0006] 根据实施例，一种半导体器件在具有第一主表面的半导体本体中包括晶体管。所 述晶体管包括:第一导电类型的源极区域;漏极区域;第二导电类型的本体区域，所述第二 导电类型与所述第一导电类型不同；以及栅极电极，所述栅极电极设置于在与所述第一主 表面平行的第一方向上延伸的栅极沟槽中。所述源极区域、所述本体区域和所述漏极区域 沿着所述第一方向而布置。所述本体区域包括沿着所述第一方向延伸的第一脊，所述第一 脊设置在所述半导体本体中的相邻的栅极沟槽之间。所述本体区域还包括第二脊，所述第 二脊的宽度大于所述第一脊的宽度，这些宽度是在与所述第一方向垂直的第二方向上测量 的。
[0007] 根据另外的实施例，一种半导体器件在具有第一主表面的半导体本体中包括场效 应晶体管阵列。所述场效应晶体管阵列包括:源极区域;漏极区域;本体区域；以及栅极电 极，所述栅极电极设置于在与所述第一主表面平行的第一方向上延伸的第一栅极沟槽中。 所述源极区域、所述本体区域和所述漏极区域沿着所述第一方向而布置。所述第一栅极沟 槽设置在沿着第二方向的第一距离处，所述第二方向和与所述第一主表面平行的所述第一 方向相垂直。所述半导体包括第二栅极沟槽，其中，所述第二栅极沟槽与所述第一栅极沟槽 中相邻的一个第一栅极沟槽之间的第二距离大于所述第一距离。
[0008] 在阅读了下面的【具体实施方式】以及在查看了附图后，本领域技术人员将认识到额 外的特征和优点。
【附图说明】
[0009] 包括了附图以提供为对本发明的实施例的进一步理解，并且附图并入本说明书中 并构成本说明书的一部分。附图示出了本发明的实施例并且结合描述来用于解释原理。将 容易意识到本发明的其它实施例和想要的优点中的许多优点，这是因为其通过参照下面的
【具体实施方式】会变得更好理解。附图的元件不必相对于彼此按比例绘制。类似的附图标记 指示相对应的类似的部分。
[0010] 图IA示出了根据实施例的半导体器件的示例的水平横截面视图。
[0011] 图IB示出了半导体器件的横截面视图。
[0012] 图IC示出了半导体器件的进一步的横截面视图。
[0013] 图ID示出了半导体器件的一部分的进一步的横截面视图。
[0014] 图IE示出了根据另外的实施例的半导体器件的示例的水平横截面视图。
[0015] 图2A示出了根据另外的实施例的半导体器件的水平横截面视图。
[0016] 图2B示出了在图2A中示出的半导体器件的垂直横截面视图。
[0017] 图2C示出了根据另外的实施例的半导体器件的水平横截面视图。
[0018] 图3A示出了根据另外的实施例的半导体器件的水平横截面视图。
[0019] 图3B示出了在图3A中示出的半导体器件的垂直横截面视图。
[0020] 图3C示出了根据另外的实施例的半导体器件的水平横截面视图。
[0021 ]图4A示出了根据另外的实施例的半导体器件的水平横截面视图。
[0022]图4B示出了在图4A中示出的半导体器件的垂直横截面视图。
[0023] 图4C示出了根据另外的实施例的半导体器件的水平横截面视图。
[0024] 图5A示出了根据另外的实施例的半导体器件的水平横截面视图。
[0025] 图5B示出了在图5A中示出的半导体器件的垂直横截面视图。
[0026] 图5C示出了根据另外的实施例的半导体器件的水平横截面视图。
【具体实施方式】
[0027] 在下面的【具体实施方式】中，参照了附图，附图形成【具体实施方式】的一部分并且在 其中通过示例的方式示出了具体实施例，在具体实施例中可以实施本发明。鉴于此，参照被 描述的图的方向使用了方向性术语诸如"顶部"、"底部"、"前"、"后"、"前面的"、"后面的" 等。由于可以在若干不同的方向上放置本发明的实施例的部件，出于例示的目的而不是限 制性方式来使用方向性术语。应当理解的是，可以使用其它实施例并且可以在没有脱离由 权利要求限定的范围的情况下作出结构或逻辑变化。
[0028] 实施例的描述不是限制性的。特别地，在下文中所描述的实施例的元件可以与不 同的实施例的元件进行组合。
[0029] 如本文所使用的，术语"具有"、"含有"、"包含"、"包括"等是指示陈述的元件或特 征(但不排除另外的元件或特征）的存在的开放式术语。冠词"一"、"一个"以及"该"旨在包 括复数和单数，除非上下文另外明确指出。
[0030] 如在本说明书中所使用的，术语"耦合"和/或"电耦合"并不意味着意指元件必须 直接耦合在一起一可以在"親合"或"电耦合"的元件之间提供中间元件。术语"电连接"旨在 描述在电连接在一起的元件之间的低欧姆电连接。
[0031] 本说明书提及了半导体部分被掺杂的"第一"和"第二"导电类型的掺杂剂。第一导 电类型可以是P型，而第二导电类型可以是η型，反之亦然。如通常所公知的，取决于源极区 域和漏极区域的掺杂类型或极性，诸如金属氧化物半导体场效应晶体管(MOSFET)之类的绝 缘栅极场效应晶体管（IGFET)可以是η沟道或ρ沟道MOSFET。例如，在η沟道MOSFET中，源极区 域和漏极区域掺杂有η型掺杂剂。在ρ沟道MOSFET中，源极区域和漏极区域掺杂有ρ型掺杂 剂。如将清晰地理解的，在本说明书的上下文中，掺杂类型可以是相反的。如果使用方向性 语言描述了特定的电流路径，本说明书仅仅应理解为指示路径而非电流的极性，即，不管电 流从源极流至漏极还是从漏极流至源极。附图还包括极性敏感的部件，例如，二极管。如将 清晰地理解的，这些极性敏感的部件的特定布置作为示例而给出，并且可以是反向的(取决 于第一导电类型意指η型还是ρ型），以便实现所描述的功能。
[0032]附图和说明书通过在掺杂类型"η"或"ρ"之后指示或"+"示出了相对的掺杂浓 度。例如，"η_"意指低于"η"掺杂区域的掺杂浓度的掺杂浓度，而"η+"掺杂区域意指具有比 "η"掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必具有相同的绝对掺杂 浓度。例如，两个不同的"η"掺杂区域可以具有相同或不同的绝对掺杂浓度。在附图和说明 书中，为了更好的理解，经常讲掺杂部分指定为"Ρ"或"η"掺杂。如将清晰地理解的，这种指 示决不旨在是限制性的。掺杂类型可以是任意的，只要实现了所描述的功能。此外，在所有 实施例中，掺杂类型可以是相反的。
[0033]如在此说明书中使用的术语"横向"和"水平"旨在描述与半导体衬底或半导体本 体的第一表面平行的方向。这可以是例如晶圆或管芯的表面。
[0034]如在此说明书中使用的术语"垂直"旨在描述被布置为与半导体衬底或半导体本 体的第一表面垂直的方向。
[0035]在下面的描述中使用的术语"晶圆"、"衬底"、"半导体衬底"或"半导体本体"可以 包括具有半导体表面的任何基于半导体的结构。晶圆和结构应理解为包括硅、绝缘体上硅 (SOI )、蓝宝石上硅(SOS)、掺杂的和未掺杂的半导体、由基底半导体基础支撑的硅外延层、 以及其它半导体结构。半导体不必是基于硅的。半导体也可以是硅锗、锗或砷化镓。根据其 它实施例，碳化娃(S i C)或氮化镓(GaN)可以形成半导体衬底材料。
[0036]图IA示出了根据实施例的半导体器件的水平横截面视图。如将在下文中解释的， 半导体器件1在具有第一主表面的半导体本体中包括晶体管10。晶体管10包括第一导电类 型的源极区域201、漏极区域205、第二导电类型的本体区域230(第二导电类型不同于第一 导电类型）、（可选地)漂移区260。晶体管10还包括设置在栅极沟槽212中的栅极电极210。栅 极沟槽212在与第一主表面平行的第一方向（例如，X方向）上延伸。本体区域230和(可选地） 漂移区260沿着在源极区域201与漏极区域205之间的第一方向而设置。本体区域230包括沿 着第一方向延伸的第一脊220。第一脊220设置在第一半导体衬底中的相邻的栅极沟槽212 之间。本体区域还包括第二脊221。第二脊221的宽度大于第一脊220的宽度。这些宽度是在 与第一方向垂直的第二方向（例如，y方向）上测量的。
[0037] 栅极沟槽212沿着本体区域230延伸至漂移区260。根据在图IA中示出的实施例，在 栅极电极210与漂移区260之间可以存在小的重叠，但栅极沟槽212不可在漂移区260内很大 程度地延伸。根据图IA的实施例，第二脊221设置在以不同间距(pitch)布置的相邻的栅极 沟槽212之间。例如，栅极电极210可以布置在第二脊221的两侧。根据另外的实施例，在栅极 沟槽212中的与第二脊221相邻的至少一个栅极沟槽212中的导电材料可以连接至与栅极端 子不同的端子。根据又一另外的实施例，绝缘材料可以布置在与第二脊221相邻的沟槽中的 至少一个沟槽中。
[0038] 图IB示出了如在图IA中也示出的半导体器件的在I与Γ之间的横截面视图。图IB 中的横截面视图被获取为贯穿（intersect)通过第二脊221。如将参照图ID进一步示出的， 多个栅极沟槽212(每一个栅极沟槽沿着第一方向延伸）将本体区域230图案化为脊。相应 地，在图IB中的横截面视图中，栅极沟槽212设置在附图的所描绘的平面之前或之后。根据 实施例，栅极电极210可以设置在栅极沟槽212、栅极电介质211(诸如被设置在栅极电极210 与相邻的本体区域230之间的氧化硅或氮化硅）中的每一个中。根据进一步的实施方式，与 导电材料不同的材料(例如，绝缘材料212)可以设置在栅极沟槽212中的一些栅极沟槽中。 替代地，在栅极沟槽212中的一些栅极沟槽中的导电材料可以连接至与栅极端子213不同的 端子。
[0039] 半导体本体或半导体衬底100可以包括第二导电类型(例如，p型）的第一(底部)层 130和与第二导电类型不同的第一导电类型的外延生长的第二层 14〇。第二层140形成在第 一层130上方。另外，在第二导电类型的第一层130与第一导电类型的第二层140之间可以设 置有第一导电类型的掩埋层135。与第一导电类型的第二层140相比，可以以更高的掺杂浓 度来对掩埋层135进行掺杂。场效应晶体管10的部件可以形成在第二导电类型(例如p型）的 阱150中。阱150可以形成在第一导电类型的第二层140中。漂移区260设置在第二导电类型 的第二层140中。如在图IB中所示出的，晶体管包括源极接触部202。源极接触部202可以通 过在源极接触凹槽214(其形成在半导体本体100的第一主表面110中）中形成的导电材料来 实现。根据实施例，在第二脊221的区域中，本体区域230的半导体材料可以直接设置为与源 极接触部202相邻。根据另外的实施例，在第二脊221的区域中，源极区域201可以设置在本 体区域230与源极接触部202之间。例如，如图IB中的虚线所指示的，源极区域201可以垂直 地延伸至半导体本体100中。半导体器件还可以包括在源极接触部202下方的第二导电类型 的惨杂层223。
[0040] 栅极电极210设置在栅极沟槽212中。此外，栅极电极210的一部分在多个栅极沟槽 上穿行(route)以便连接至公共的栅极端子213。借助于栅极电介质，栅极电极210与本体区 域230隔绝。漂移区260设置在本体区域230与漏极区域205之间。漏极接触部206设置于形成 在半导体衬底的第一主表面110中的漏极接触部凹槽215中。漏极接触部将漏极区域205电 耦合至漏极端子207。根据实施例，与栅极沟槽212相比，源极接触凹槽214近似地延伸至相 同的深度或延伸至更小的深度。漏极接触凹槽215可以延伸至近似等于源极接触凹槽214的 深度的深度。例如，源极接触凹槽214延伸至至少为栅极沟槽212的深度的0.5倍的深度。
[0041] 当例如通过向栅极电极210施加适当电压来使晶体管开启时，在本体区域230与栅 极电解质层211之间的边界处形成了导电反型层216(导电沟道）。相应地，晶体管处于从源 极区域201至漏极区域205的导通状态。在关闭的情况下，未形成导电反型层并且晶体管处 于非导通状态。
[0042] 图IC示出了如也在图IA中指示的半导体器件的在III与III'之间的横截面视图。 图IC的横截面视图被获取为贯穿栅极电极210。如在图IC中所示出的，源极区域201设置在 源极接触凹槽214与栅极电极210之间。此外，第二导电类型的掺杂层223设置为与源极接触 凹槽214的底侧相邻。在图IC的横截面视图中，本体区域和第一或第二脊设置在附图的所描 绘的平面之前和之后。如在图IA中所示出的，源极接触凹槽214和漏极接触凹槽215可以沿 着第二方向延伸。
[0043]图ID示出了如也在图IA中示出的在II与II'之间的横截面视图。图IC的横截面视 图被获取为贯穿多个栅极沟槽212。如所示出的，可以通过相邻的栅极沟槽212来对第二导 电类型的阱部分150的半导体材料的隔开的薄片（lamella)进行图案化。如进一步示出的， 以不同的间距来设置栅极沟槽212,使得将本体区域230图案化为第一脊220和至少一个第 二脊221。第一脊220的宽度d小于第二脊221的宽度b。栅极电介质211设置为与侧壁220b相 邻并且与脊中的每一个脊的顶部表面220a相邻。此外，在相邻的第一或第二脊之间的沟槽 212中填充导电材料，以形成栅极电极210。结果，将本体区域230图案化为在第一方向上延 伸的第一脊的形状或图案化为第一鳍的形状。在沿着第二方向（例如，y-轴)移位的位置处， 本体区域具有在第一方向上延伸的第二脊的形状或第二鳍的形状。
[0044] 栅极电极210可以设置为与第一脊220的侧壁220b和顶侧220a相邻。此外，栅极电 极210可以设置为与第二脊221的侧壁221b和顶侧221a相邻。根据实施例，第一脊220的宽度 d满足cK2x ld，其中，Id表示在栅极电解质层211与本体区域230之间的界面处形成的耗尽 区的长度。例如，耗尽区的宽度可以如下来确定：
[0045]
[0046] 其中，es表示半导体材料的介电常数（对于硅为11.9*ε〇)Λ表示玻尔兹曼常数 (1.38066*HT 23J/K)，T表示温度(例如，300K)，In表示自然对数，Na表示半导体本体的杂质 浓度，m表示本征载流子浓度(在27°C下对于硅为1.45*10 1())，q表示基本电荷（1.6*1(T19C)。
[0047] 通常，假定在晶体管中，在与晶体管的阈值电压相对应的栅极电压下的耗尽区的 长度与耗尽区的最大宽度相对应。例如，第一脊的宽度可以近似为20_130nm，例如沿着第二 方向并且与半导体本体100的第一主表面110平行的40-120nm。
[0048] 根据实施例，当将栅极电极设定为适当的电位时(例如，当将与阈值电压相对应的 电压施加至栅极端子时），形成在第一脊中的第一脊的相对侧壁220处的导电反型层216彼 此接触。结果，本体区域230在第一脊中完全耗尽。这种晶体管还被称为"完全耗尽型"晶体 管。在这种晶体管中，可以实现最佳的亚阈值电压，并且可以有效地抑制短沟道效应，导致 改进的器件特性。此外，在第二脊221的相对侧壁220b处形成的导电反型层216可以不彼此 接触。结果，可以改进在漂移区260与源极接触部202和第二导电类型的掺杂层223之间经由 本体区域230的电接触。例如，第二脊的宽度可以大于100nm，例如，大于近似500nm。
[0049] 图IE示出了根据另外的实施例的半导体器件1的水平横截面视图。与图IA中示出 的实施例不同，第二导电类型的掺杂层223可以设置在源极接触部202的侧壁处，使得沿着 第二脊221的水平延伸而电连接到第二脊221的区域中的本体区域230。结果，产生的空穴可 以被更有效地去除，导致更好地抑制寄生双极晶体管以及阻止诸如快回（snap-back)效应 之类的有害效应。这导致与I-V特性中的某一区域相对应的改进的安全工作区（SOA)，在该 区域中半导体器件可以安全地工作。第二导电类型的掺杂层223可以布置为使得与源极区 域201相接触。相应地，可以阻止在此区域中的晶体管的形成。结果，可以进一步改进晶体管 的I-V特性并且可以保持此特性的陡度(steepness)。第二导电类型的掺杂层223可以布置 为与源极接触凹槽214相邻并且可以延伸至源极接触凹槽214的底侧。
[0050]图2A和图2B示出了根据另外的实施例的半导体器件的水平横截面视图和垂直横 截面视图。在图2A和图2B中示出的半导体器件的许多部件与参照图IA至图ID所描述的半导 体器件的相应的部件完全相同。与图IA至图ID中的实施例不同的是，第二导电类型的掺杂 层223设置为与源极接触部202和第二脊221相接触。例如，如在图2A中所示出的，第二导电 类型的掺杂层223设置在第一主表面110处，使得将第二脊221中的本体区域230与在第一主 表面110处的源极接触部202电连接。如在图2B中进一步示出的，第二导电类型的掺杂层223 沿着源极接触部202垂直延伸。例如，掺杂层223可以从第一主表面110沿着源极接触部202 垂直延伸至源极接触凹槽214的底侧。为了简单起见，图2B和后续的横截面视图没有示出可 以实施半导体衬底的层。在以下的附图中，可以在层140下方布置另外的半导体层以便形成 半导体衬底100。
[0051 ]根据本文所描述的实施例，由于包括第一脊220和第二脊221的本体区域230的特 定结构，可以将由于碰撞电离而可以在漂移区260中生成的空穴有效地引导跨过本体区域 230至源极接触部202,由此劣化或甚至抑制寄生双极晶体管。特别地，由于第二脊221的较 大宽度，阻止了第二脊221内的本体区域230完全耗尽，使得可以从第二脊221的区域中的本 体区域230中有效地去除空穴。根据实施例，源极区域201可以设置为与第二脊221相邻。根 据另外的实施例，源极接触部202可以与第二脊221直接接触。此外，如在图2A和图2B中所示 出的，第二导电类型的掺杂层223可以设置在源极接触部202的侧壁处，使得沿着大的垂直 延伸而电连接至第二脊221的区域中的本体区域230。结果，可以更有效地去除空穴，导致更 好地抑制寄生双极二极管并阻止诸如快回效应之类的有害效应。这导致与I-V特性中的某 一区域相对应的改进的安全工作区（SOA)，在该区域中半导体器件可以安全地工作。
[0052]根据图IA和图2A的实施例，其中，源极区域不具有与第二脊221相邻的源极接触部 202,可以阻止在此区域中的晶体管的形成。结果，可以进一步地改进晶体管的I-V特性并且 可以保持此特性的陡度。
[0053]图2C示出了根据另外的实施例的半导体器件的一部分的水平横截面视图。根据该 实施例，第二导电类型的掺杂层223被形成为使得与源极区域201相邻。此外，源极区域没有 设置为与本体区域230的第二脊221相邻。结果，可以甚至更有效地去除空穴。
[0054]图3A和图2B示出了根据另外的实施例的半导体器件的横截面视图。与在图IA中示 出的实施例不同，图3A的实施例还包括场板250。根据图3A的实施例，场板可以设置在场板 沟槽252中，场板沟槽252设置在半导体器件的第一主表面110中。场板沟槽252可以设置在 漂移区260中。例如，场板沟槽252可以延伸至本体区域230。根据另外的实施例，场板沟槽 252可以不延伸至本体区域230。导电材料可以设置在场板沟槽252中，以形成场板250。场板 250可以通过场电解质层251与漂移区260隔绝。场电介质层251的厚度可以大于栅极电介质 层211的厚度。场板沟槽252可以设置为使得与在本体区域230中形成的第二脊221对齐。更 详细地，第二脊221和场板沟槽252可以沿着第一方向（例如，X-方向）而布置，使得场板沟槽 可以布置为与第二脊221紧邻或相邻。
[0055]图3B示出了在图3A中示出的器件的垂直横截面视图。例如，场板250可以电连接至 源极端子203。如虚线所指示的，半导体器件还可以包括设置在本体区域230下方的本体接 触部分225。本体接触部分225还改进源极接触部202经由本体区域230至漂移区260的电连 接。本体接触部分225电地和物理地连接至第二导电类型的掺杂层223。第二导电类型的掺 杂层223设置在源极接触部202下方。
[0056]根据另外的实施例，可以通过以如在图2A、图2B和进一步的图IB中示出的方式实 现本体区域与源极接触部202之间的界面来对图3A和图3B中示出的包括场板的实施例进行 修改。
[0057]由于场板的存在，可以在场电解质层251与漂移区260之间的界面处形成p反型沟 道。相应地，可以将可形成在漂移区260中的空穴更有效地引导至第二脊221，使得可以进一 步改进对寄生双极二极管的抑制或劣化。
[0058]图3C示出了根据另外的实施例的半导体器件的水平横截面视图。如所示出的，第 二导电类型的掺杂层223设置在源极接触凹槽214的侧壁处，使得与形成在第二脊221中的 本体区域230相接触。结果，可以通过第二导电类型的掺杂层223来去除可形成在漂移区260 中并可被有效地引导到第二脊221的空穴。
[0059]图4A和图4B示出了晶体管的另外的实施例。根据在图4A和图4B中示出的实施例， 场板沟槽252可以延伸至本体区域230中。
[0060] 图4A示出了半导体器件的水平横截面视图。如所示出的，本体区域230包括两个第 二脊221。栅极沟槽212设置在第二脊的一侧上，以及场板沟槽252设置在第二脊221的另一 侧上。场板250可以电耦合至栅极端子213。场电介质层251的厚度可以大于栅极电介质层 211的厚度。根据示例，场电介质层251的厚度可以变化。例如，在场板250与相邻漂移层260 之间的厚度可以大于在场板250与相邻本体区域230之间的厚度。场板沟槽252从本体区域 230延伸至漂移区260。当将栅极端子213设定为适当电位时，可以在场电解质层251与漂移 区260之间的界面处形成空穴的导电反型沟道。结果，可以更有效地从漂移区260去除空穴。
[0061] 图4B示出了半导体器件的垂直横截面视图。如所示出的，场板250从本体区域230 横向延伸至漂移区260。源极区域201可以不具有在其中设置了场板250的区域。
[0062]根据图4A和图4B的实施例，设置在与第二脊221相邻的沟槽252中的导电材料电连 接至栅极端子213。根据另外的实施例，导电材料可以电连接至不同的端子，例如，源极端子 203。根据又一另外的实施例，绝缘材料可以布置在与本体区域230相邻的区域中的沟槽252 中，以及导电材料可以布置在与漂移区260相邻的区域中。此导电材料可以电连接至源极端 子203。
[0063] 根据另外的实施例，场板还可以实现为平坦的场板。此外，多个场板可以设置在漂 移区中，根据另外的实施例，漂移区260可以进行进一步的修改，例如可以通过p-n超结层叠 置体来实现。
[0064] 图4C示出了根据另外的实施例的半导体器件的水平横截面视图。如所示出的，半 导体器件还包括第二导电类型的掺杂层223,掺杂层223设置为与源极接触凹槽214的侧壁 相邻。第二导电类型的掺杂层223被形成为使得与第二脊221的本体区域230相邻。特别地， 第二导电类型的掺杂层223设置为与其中设置场板250的沟槽252相邻。结果，可以更有效地 去除可在漂移区260中产生的空穴。
[0065] 图5A至图5C示出了半导体器件的另外的实施例。图5A示出了半导体器件的水平横 截面视图。图5A示出的半导体器件类似于图IA至图IE中示出的半导体器件。与图IA至图IE 中示出的实施例不同，该半导体器件不存在漂移区。相应地，漏极区域205直接与包括第一 脊220和第二脊221的本体区域230相邻。相应地，该半导体器件实现所谓的低电压M0SFET， 与通常的功率晶体管相比，其可以在更低的电压下工作。例如，图5A至图5C中示出的半导体 器件可以在低于40V的电压下工作。由于栅极沟槽212的该特殊布置导致第一脊和第二脊， 可以进一步改进导通阻抗R〇n*A，从而实现半导体器件的减小的面积。
[0066]图5B不出了图5A中不出的半导体器件的垂直横截面视图。例如，可以在也在图5A 中指示的I和Γ之间获取图5B的横截面视图。如所示出的，源极接触凹槽214和漏极接触凹 槽215可以布置在第二导电类型的阱150中，使得漏极区域205直接与本体区域230相邻，漏 极接触部206直接与漏极区域205相邻。
[0067] 图5C示出了半导体器件的另外的实施例。图5C中示出的半导体器件类似于图5A中 示出的半导体器件。与图5A中示出的实施例不同，图5C的半导体器件包括第二导电类型的 掺杂层223,掺杂层223被布置为与源极接触凹槽214的侧壁相邻。第二导电类型的掺杂层 223被形成为与源极区域201相邻。源极区域201没有设置为与第二脊221相邻，使得可以阻 止在此区域中的晶体管的形成。结果，可以进一步改进晶体管的I-V特性并且可以保持该特 性的陡度。
[0068] 半导体器件1包括可以并联连接的多个单晶体管10。单晶体管10的图案可以沿着 第一和第二方向进行重复和进行镜像。通常，半导体器件可以包括有源部分和边缘部分。多 个单晶体管可以实现有源部分。此外，边缘端接部分可以包括尤其适合于去除或补偿半导 体器件的边缘处的电场的边缘端接器件。根据实施例，晶体管是有源部分的部件。
[0069] 根据进一步的解释，半导体器件1在具有第一主表面110的半导体本体中包括场效 应晶体管阵列200。场效应晶体管阵列200包括源极区域201、漏极区域2-5、本体区域230以 及栅极电极210,栅极电极210设置于在与第一主表面110平行的第一方向上延伸的第一栅 极沟槽212中。本体区域230沿着在源极区域201与漏极区域205之间的第一方向而设置。第 一栅极沟槽212设置在沿着第二方向的第一距离d处，第二方向和与第一主表面110平行的 第一方向相垂直。半导体包括第二栅极沟槽，其中，第二栅极沟槽与第一栅极沟槽中相邻的 一个第一栅极沟槽之间的第二距离b大于第一距离。例如，在图IA至图3B以及图5A至图5C的 实施例中，第二栅极沟槽可以是例如设置在第二脊221的一侧上的栅极沟槽，以及第一栅极 沟槽设置在第二脊221的另一侧上。在图4A和图4B中示出的实施例中，第二栅极沟槽可以通 过从本体区域230延伸至漂移区260的场板沟槽252来实现。
[0070] 例如，根据此解释，本体区域的第一部分220设置在第一栅极沟槽之间。此外，本体 区域230的第二部分221可以设置在第二栅极沟槽与第一栅极沟槽212中的相邻的一个第一 栅极沟槽之间。本体区域230的第二部分221可以直接接触源极接触部202。
[0071] 如图IA至图5C中所示出的，晶体管的源极接触部202和漏极接触部206可以布置为 使得从与半导体衬底100的第一主表面110相邻的一侧连接到源极端子271或漏极端子273。 如将清晰地理解的，源极接触部202和漏极接触部206中的任一个还可以布置为使得从与半 导体衬底100的第二主表面120相邻的一侧连接到相应的端子。例如，源极接触部202可以从 与第一主表面相邻的一侧连接到源极端子271，并且漏极接触部206可以从与第二主表面 120相邻的一侧连接到漏极端子273,反之亦然。结果，可以实现可从半导体衬底的相对侧接 触的"准垂直"半导体器件。
[0072]根据实施例，半导体器件可以实现转换器，例如，DC-DC转换器。根据另外的实施 例，半导体器件可以是电源(例如，开关模式电源)的部件或电机驱动器的部件。
[0073] 尽管以上已经描述了本发明的实施例，但是显而易见的是，可以实施另外的实施 例。例如，另外的实施例可以包括在权利要求中记载的特征的任何子组合或在以上给定的 示例中描述的元件的任何子组合。相应地，所附权利要求的精神和范围不应受限于对本文 所包含的实施例的描述。
【主权项】
1. 一种半导体器件（1)，所述半导体器件在具有第一主表面的半导体本体中包括晶体 管（10)，所述晶体管（10)包括： 第一导电类型的源极区域(201); 漏极区域(205); 第二导电类型的本体区域(230)，所述第二导电类型与所述第一导电类型不同；以及 栅极电极(210)，所述栅极电极设置于在与所述第一主表面平行的第一方向上延伸的 栅极沟槽(212)中，所述源极区域(201)、所述本体区域(230)和所述漏极区域(205)沿着所 述第一方向而设置，所述本体区域(230)包括沿着所述第一方向延伸的第一脊(220)，所述 第一脊(220)设置在所述半导体本体中的相邻的栅极沟槽(212)之间， 所述本体区域（230)还包括第二脊（221)，所述第二脊（221)的宽度大于所述第一脊 (220)的宽度，所述宽度是在与所述第一方向垂直的第二方向上测量的。2. 根据权利要求1所述的半导体器件（1)，其中，所述第一脊(220)的宽度d满足:cK2x ld，其中Id表示在所述第一脊与所述栅极电极(210)之间的界面处形成的耗尽区的长度，并 且所述第二脊的宽度b满足:b>2x Id。3. 根据权利要求1或2所述的半导体器件（1)，还包括与源极区域(201)相接触的源极接 触部(202)，其中，所述第二脊(221)与所述源极接触部(202)相接触。4. 根据权利要求1至3中的任一项所述的半导体器件（1)，其中，所述第二脊(221)设置 在相邻的栅极沟槽(212)之间。5. 根据前述权利要求中的任一项所述的半导体器件（1)，还包括所述本体区域(230)与 所述漏极区域(205)之间的漂移区（206)。6. 根据权利要求5所述的半导体器件（1)，还包括与所述漂移区（260)相邻的场板 (250)〇7. 根据权利要求6所述的半导体器件（1)，其中，所述场板(250)设置在形成在所述第一 主表面中的场板沟槽(252)中。8. 根据权利要求5或6所述的半导体器件（1)，其中，所述场板(250)电连接至栅极端子 (203)〇9. 根据权利要求5至8中的任一项所述的半导体器件（1)，其中，所述场板(250)的一部 分延伸至所述本体区域(230)。10. 根据权利要求5所述的半导体器件（1)，还包括设置在所述第一主表面中的场板沟 槽(252)中并且在所述第一方向上延伸的场板(250)，所述场板沟槽(252)中的一部分布置 在所述本体区域(230)中，其中，所述第二脊(221)设置在所述栅极沟槽(212)中的一个栅极 沟槽与所述场板沟槽(252)之间。11. 根据权利要求3至10中的任一项所述的半导体器件（1)，其中，所述源极接触部 (202)设置在形成在所述第一主表面(110)中的源极接触凹槽(214)中。12. 根据权利要求3至11中的任一项所述的半导体器件（1 )，还包括位于所述源极接触 部(202)下方的所述第二导电类型的掺杂层(223)。13. 根据权利要求3至12中的任一项所述的半导体器件（1)，还包括与所述源极接触部 (202)和所述第二脊(221)相接触的所述第二导电类型的掺杂层(223)。14. 根据权利要求13所述的半导体器件（1)，其中，所述掺杂层(223)沿着所述源极接触 部(202)从所述第一主表面(110)垂直地延伸。15. 根据权利要求13或14所述的半导体器件（1)，其中，所述第二导电类型的所述掺杂 层(223)在相邻的源极区域(201)之间横向地延伸并接触相邻的源极区域(201)。16. 根据权利要求1至4中任一项所述的半导体器件（1)，其中，所述漏极区域(205)直接 设置为与所述本体区域(230)相邻。17. -种半导体器件（1)，所述半导体器件在具有第一主表面（110)的半导体本体（100) 中包括场效应晶体管阵列(200)，所述场效应晶体管阵列(200)包括： 源极区域(201); 漏极区域(205); 本体区域(230); 以及栅极电极(210)，所述栅极电极设置于在与所述第一主表面（110)平行的第一方向 上延伸的第一栅极沟槽(212)中，所述源极区域(201)、所述本体区域(230)和所述漏极区域 (205)沿着所述第一方向而布置， 所述第一栅极沟槽(212)设置在沿着第二方向的第一距离处，所述第二方向和与所述 第一主表面(110)平行的所述第一方向相垂直， 所述半导体包括第二栅极沟槽(212,252)，其中，所述第二栅极沟槽(212,252)与所述 第一栅极沟槽(212)中相邻的一个第一栅极沟槽之间的第二距离大于所述第一距离。18. 根据权利要求17所述的半导体器件（1)，还包括漂移区（260)。19. 根据权利要求18所述的半导体器件（1)，其中，所述第二栅极沟槽(212,252)延伸至 所述漂移层(260)。20. 根据权利要求17至19中的任一项所述的半导体器件（1)，其中，所述本体区域(230) 的第一部分设置在所述第一栅极沟槽(212)之间。
【文档编号】H01L29/423GK106057898SQ201610230492
【公开日】2016年10月26日
【申请日】2016年4月14日 公开号201610230492.2, CN 106057898 A, CN 106057898A, CN 201610230492, CN-A-106057898, CN106057898 A, CN106057898A, CN201610230492, CN201610230492.2
【发明人】A·迈泽尔, T·施勒塞尔
【申请人】英飞凌科技股份有限公司