多层鳍式场效应晶体管装置的制造方法
【专利摘要】提供了多层鳍式场效应晶体管装置。所述装置可以包括位于基底上的鳍形沟道结构。沟道结构可以包括堆叠在基底上的应力层和位于应力层之间的沟道层，应力层可以包括半导体材料，所述半导体材料具有足以将载流子约束到沟道层的宽带隙，并具有与沟道层的晶格常数不同的晶格常数以诱导沟道层中的应力。所述装置还可以包括位于沟道结构的相应的第一相对侧上的源/漏区和位于沟道结构的第二相对侧上并位于源/漏区之间的栅极。
【专利说明】多层鳍式场效应晶体管装置
[0001]本申请要求于2015年4月14日提交的名称为“Mult1-layer finFET device withlow defectivity and high channel strain(具有低缺陷率和高沟道应变的多层鳍式场效应晶体管装置)”的第62/147，240号美国临时专利申请、于2015年5月4日提交的名称为“AMult1-Layer FinFET Device with Low Defectivity and High Channel Strain(具有低缺陷率和高沟道应变的多层鳍式场效应晶体管装置)”的第62/156,508号美国临时专利申请，以及于2016年2月26日提交的名称为“Mul t 1-layer finFET device with lowdefectivity and high channel strain(具有低缺陷率和高沟道应变的多层鳍式场效应晶体管装置)”的第15/054,469号美国专利申请的优先权，通过引用将上述专利申请的公开内容全部包含于此。
技术领域
[0002]本发明构思涉及半导体装置，更具体地，涉及半导体场效应晶体管装置。
【背景技术】
[0003]已经研究了通过使用应变沟道的迀移率增加，以在亚1nm技术节点处实现期望的晶体管性能。然而，一些传统方法无法用来形成高的且高度应变的沟道，并且/或者会导致包括高密度的缺陷的应变沟道。
【发明内容】
[0004]—种场效应晶体管可以包括在基底上的鳍形沟道结构。沟道结构可以包括堆叠在基底上的应力层和位于应力层之间的沟道层，应力层可以包括半导体材料，所述半导体材料具有足够将载流子约束到沟道层的宽带隙，并具有与沟道层的晶格常数不同的晶格常数以诱导沟道层中的应力。所述晶体管还可以包括在沟道结构的各个第一相对侧上的源/漏区和在沟道结构的第二相对侧上并位于源/漏区之间的栅极。
[0005]根据各种实施例，栅极可以不设置在沟道层与应力层之间。
[0006]在各种实施例中，栅极可以在沟道结构的表面上延伸，栅极的一部分可以使沟道结构与基底分开。
[0007]在各种实施例中，沟道层可以与应力层接触。
[0008]根据各种实施例，沟道层和应力层中的每个在与基底的上表面垂直的竖直方向上可以具有在大约4nm至大约20nm的范围内的厚度。
[0009]根据各种实施例，沟道结构的最下面的表面可以与基底间隔开。
[0010]在各种实施例中，所述晶体管还可以包括在沟道层与应力层之间的扩散阻挡层。
[0011]根据各种实施例，每个扩散阻挡层在与基底的上表面垂直的竖直方向上可以具有小于5nm的厚度。
[0012]根据各种实施例，每个扩散阻挡层可以包括硫化锌(ZnS)和/或第I1-VI族半导体材料。
[0013]在各种实施例中，所述场效应晶体管可以是N型场效应晶体管，沟道层可以包括硅，每个应力层可以包括碲化铍(BeTe)、砷化铝(AlAs)、氧化镧(La2O3)和/或砸化锌(ZnSe)。
[0014]在各种实施例中，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括硅锗(SinGex)，x可以大于0.2，每个应力层可以包括磷化铝(AlP)和/或磷化镓(GaP)。
[0015]根据各种实施例，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括硅锗(SihGex)，每个应力层可以包括硫化铍(BeS)和/或砸化铍(BeSe)。
[0016]在各种实施例中，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括锑化铟镓(InxGa1-xSb)，每个应力层可以包括InyGa1-ySb，x可以大于y。
[0017]根据各种实施例，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括InyGa1-ySb，每个应力层可以包括锑化铝(AlSb)和/或磷化铟(InP)。
[0018]—种场效应晶体管可以包括在基底上的鳍形沟道结构。沟道结构可以包括堆叠在基底上的应力层和位于应力层之间的沟道层。应力层可以具有与沟道层的晶格常数不同的晶格常数以诱导沟道层中的应力。所述晶体管还可以包括在沟道结构的各个第一相对侧上的源/漏区和在沟道结构的第二相对侧上并位于源/漏区之间的栅极。栅极的一部分可以使沟道结构与基底分开。
[0019]在各种实施例中，栅极可以在沟道结构的表面上延伸，并可以不设置在沟道层与应力层之间。
[0020]根据各种实施例，沟道层可以与应力层接触。
[0021]根据各种实施例，沟道层和应力层中的每个在与基底的上表面垂直的竖直方向上可以具有在大约4nm至大约20nm的范围内的厚度。
[0022]在各种实施例中，所述晶体管还可以包括在沟道层与应力层之间的扩散阻挡层。
[0023]根据各种实施例，每个扩散阻挡层在与基底的上表面垂直的竖直方向可以具有小于5nm的厚度。
[0024]在各种实施例中，每个扩散阻挡层可以包括硫化锌(ZnS)和/或第I1-VI族半导体材料。
[0025]根据各种实施例，所述场效应晶体管可以是N型场效应晶体管，沟道层可以包括硅，每个应力层可以包括碲化铍(BeTe)、砷化铝(AlAs)、氧化镧(La2O3)和/或砸化锌(ZnSe)。
[0026]在各种实施例中，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括硅锗(SinGex)，x可以大于0.2，每个应力层可以包括磷化铝(AlP)和/或磷化镓(GaP)。
[0027]根据各种实施例，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括硅锗(SihGex)，每个应力层可以包括硫化铍(BeS)和/或砸化铍(BeSe)。
[0028]在各种实施例中，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括锑化铟镓(InxGa1-xSb)，每个应力层可以包括InyGa1-ySb，x可以大于y。
[0029]根据各种实施例，所述场效应晶体管可以是P型场效应晶体管，沟道层可以包括InyGa1-ySb，每个应力层可以包括锑化铝(AlSb)和/或磷化铟(InP)。
[0030]通过参照附图和详细描述，根据一些实施例的其他装置和/或方法对于本领域的技术人员将变得清楚。除了上面的实施例任意和全部组合之外的所有这样的另外的实施例意图被包括在本说明书中，处于本发明的范围内，并受权利要求保护。
【附图说明】
[0031]本公开的各方面通过示例的方式示出，并且不受附图的限制，同样的附图标记表示同样的元件。
[0032]图1是示出根据本发明构思的一些实施例的场效应晶体管(FET)装置的透视图。
[0033]图2A和图2B分别是沿着图1的线A-A’和B-B’截取的剖视图。
[0034]图3是沿着图1的线A-A’截取的剖视图。
[0035]图4、图5、图6A、图7A和图8是示出形成根据本发明构思的一些实施例的FET装置的方法的透视图，图6B、图6C、图7B、图9A、图9B、图1OA和图1OB是示出形成根据本发明构思的一些实施例的FET装置的方法的剖视图。
【具体实施方式】
[0036]现在将参照示出一些实施例的附图更充分地描述各种实施例。然而，这些发明构思可以以不同的形式实施，而不应被解释为限于在这里所阐述的实施例。相反，这些实施例被提供为使得本公开是彻底的和完整的，并且将把发明构思充分地传达给本领域的技术人员。在附图中，层和区域的尺寸和相对尺寸不是按比例示出的，而且为了清晰起见在一些情况下会进行夸大。
[0037]在这里使用的术语仅是为了描述具体实施例的目的，而不意图限制示例实施例。如在这里使用的，除非上下文另外明确地指出，否则单数形式“一个(种)”和“所述(该)”也意图包括复数形式。还将理解的是，术语“包括”、“包含”和/或其变型用在这里时，说明存在所述的特征、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其他特征、步骤、操作、元件、组件和/或它们的组。
[0038]为了易于描述，在这里可以使用诸如“在…之下”、“在…下方”、“下”、“在…上方”和“上”等空间相对术语来描述如在图中所示出的一个元件或特征与另外的元件或特征的关系。将理解的是，空间相对术语意图包括除了在图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果翻转图中的装置，那么描述为“在”其他元件或特征“下方”或“之下”的元件将随后定位为“在”其他元件或特征“上方”。因此，术语“在…下方”可以包括“在…上方”和“在…下方”两种方位。所述装置可以被另外定位(旋转90度或在其他方位处)，并可以相应地解释在这里使用的空间相对描述语。另外，还将理解的是，当层被称为在两层“之间”时，该层可以是这两层之间唯一的层，或者也可以存在一个或更多个中间层。
[0039]将理解的是，虽然在这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语所限制。这些术语仅用来将一个元件与另一个元件区分开来。因此，在不脱离本发明构思的范围的情况下，下面讨论的第一元件可以命名为第二元件。术语“和/或”包括相关列出项中的一个或更多个的任意和全部组合。
[0040]还将理解的是，当元件被称为“在”另一元件“上”或“连接到”另一元件时，该元件可以直接在所述另一元件上或直接连接到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接在”另一元件“上”或“直接连接到”另一元件时，不存在中间元件。然而，在任何情况下，“在…上”和“直接在...上”都不应被解释为要求层完全覆盖下面的层。
[0041]在这里参照作为理想化实施例(和中间结构)的示意图的剖视图和/或透视图来描述实施例。这样，将预计出现例如由制造技术和/或公差引起的图示的形状的变化。因此，实施例不应被解释为限于此处所示出的区域的具体形状，而将包括例如由制造引起的形状的偏差。在图中示出的区域实际上是示意性的，所示区域的形状不意图示出装置的区域的实际形状并且不意图限制本发明构思的范围。
[0042]除非另外定义，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常所理解的意思相同的意思。还将理解的是，除非在这里明确地定义，否则术语(诸如在通用的字典中定义的术语)应被解释为具有与相关领域的环境中的意思一致的意思，而不是将以理想的或过于形式化的意思来解释。
[0043]可以通过沟道区域与基底之间的晶格失配或者通过外延生长的与沟道区域相邻的源/漏区来诱导鳍形沟道区域中的应力。使用沟道区域与基底之间的晶格失配的方法可以利用厚且松弛的半导体基底(例如，应变松弛缓冲(SRB))，晶格失配的沟道区域可以在松弛的半导体基底上生长。如本发明人所理解的，SRB层可以包括高密度的缺陷，并且SRB层中的那些缺陷会传播到在SRB层上生长的沟道区域内。此外，松弛的半导体基底上生长的沟道区域的高度可以通过发生松弛的临界厚度来限制。高于30nm的沟道区域不可以具有多于大约I吉帕斯卡(GPa)的应力，否则将出现松弛。松弛会使缺陷填充沟道区域。
[0044]还如本发明人所理解的，因为外延生长的源/漏区的尺寸可以以比沟道长度大的速率减小，并会导致减小传递到沟道区域的应力，所以使用外延生长的源/漏区的方法不会有效。使用外延生长的源/漏区最多可以得到几百兆帕斯卡(MPa)的应力。此外，如果源/漏区的部分在后续工艺期间被去除，那么外延生长的源/漏区诱导的应力就会减小。
[0045]根据本发明构思的一些实施例，鳍形沟道结构可以包括与应力层(stressorlayer)交错的沟道层，通过与每个沟道层设置在其间的应力层的晶格失配可以实现每个沟道层中的应力。因此，可以不使用SRB(应变松弛缓冲)层，沟道层可以免于源自SRB层的缺陷。此外，因为每个沟道层具有小于临界厚度的厚度，所以沟道结构的高度可以不受单个的沟道层的临界厚度所限并可以高于30nm。此外，通过去除源/漏区的部分不会减小沟道层中的应力。在本发明构思的各种实施例中，沟道层的应力可以具有在大约0.5GPa至大约2.5Gpa的范围内的大小。
[0046]图1是示出根据本发明构思的一些实施例的场效应晶体管(FET)装置的透视图，图2A和图2B分别是沿着图1的线A-A ’和B-B ’截取的剖视图。参照图1、图2A和图2B，FET装置可以包括基底100。基底100可以是基底上绝缘体(例如，埋入氧化物)、体硅基底或绝缘体上半导体(SOI)基底。在一些实施例中，基底100可以包括一种或更多种半导体材料，例如，硅
(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)或硅锗碳(SiGeC)。
[0047]FET装置可以包括均具有沿与基底的上表面垂直的Z方向延伸的鳍形的沟道结构150。如图2A所示，沟道结构150可以包括按交替顺序堆叠的沟道层110和应力层130。沟道层110中的每个可以在两个相邻的应力层130之间，通过与应力层130的晶格失配可以实现沟道层110中的应力。在一些实施例中，沟道层110中的每个可以与应力层130接触。
[0048]沟道层110和应力层130可以包括半导体材料。应力层130可以包括具有足够将载流子约束到沟道层110的宽带隙的半导体材料，使得在操作FET装置期间应力层130可以用作绝缘体。在一些实施例中，具有宽带隙的半导体材料的导带可以在沟道层110的导带之上至少200meV，具有宽带隙的半导体材料的价带可以在沟道层110的价带之下至少200meV。换句话说，在操作FET装置期间，不会在应力层130中形成导电通路。应力层130可以具有与沟道层110的晶格常数不同的晶格常数，以诱导沟道层110中的应力。应力层130可以诱导沟道层110中的单轴应力(例如，单轴压应力或单轴张应力)。
[0049]在一些实施例中，沟道层110可以在X方向具有在大约4nm至大约1nm的范围内的宽度。X方向可以与Z方向垂直。如图2B所示，应力层130可以在X方向具有与沟道层110在X方向的宽度相同或相似的宽度。在一些实施例中，应力层130可以在X方向具有比沟道层110在X方向的宽度小的宽度。
[0050]沟道层110均可以在Z方向具有比沟道层110的临界厚度小的厚度，这可以防止松弛。沟道层110可以在Z方向具有在大约4nm至大约30nm的范围内的厚度。在一些实施例中，沟道层110在Z方向可以具有在大约4nm至大约20nm的范围内的厚度。应力层130在Z方向可以具有与沟道层110在Z方向的厚度相同或相近的厚度。在一些实施例中，沟道层110的厚度可以大于沟道层110的宽度的两倍，该FET可以被称为FinFET。在一些实施例中，沟道层110的厚度可以与沟道层110的宽度相近，该FET可以被称为纳米线FET。
[0051 ] FET装置可以包括在沟道结构150的外表面上延伸的栅极绝缘层310和栅电极330。栅电极330可以沿X方向延伸。X方向可以与Z方向和Y方向两个方向垂直。在一些实施例中，如图2A和图2B所示，栅极绝缘层310和栅电极330可以不设置在沟道层110与应力层130之间。因此，栅电极330可以不包围单个的沟道层110，FET装置可以不具有周围栅极(GAA)FET结构。在一些实施例中，如图2B所示，栅极绝缘层310和栅电极330可以包围沟道结构150。栅电极330可以将沟道结构150与基底100分开。FET装置还可以包括基底与沟道结构150之间的种子层105。虽然图1示出了两个鳍形沟道结构150，但是在本发明构思的一些实施例中，FET装置可以包括任意数量的沟道结构150。
[0052]在一些实施例中，如图2A所示，种子层105和栅电极330可以设置在沟道结构150与基底100之间，沟道结构150不会直接附着到基底100。因此，基底100不会减小沟道层110中的应力。
[0053]例如，栅极绝缘层310可以包括具有比氧化硅的介电常数高的高介电常数材料，诸如例如氧化給(Hf02)、氧化镧(La203)、氧化错(Zr02)和/或氧化钽(Ta205)。在一些实施例中，界面层可以形成在沟道结构150与栅极绝缘层310之间。在一些实施例中，栅电极330可以包括在栅极绝缘层310上顺序地堆叠的第一栅电极(例如，逸出功调节电极)和第二栅电极。例如，第一栅电极可以包括氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)和碳化钽(TaC)中的一种，第二栅电极可以包括钨(W)或铝(Al)。在一些实施例中，种子层105可以具有相对于沟道层110和应力层130 二者的蚀刻选择性。种子层105可以包括例如硫化锌(ZnS)和/或砸化锌(ZnSe)0
[0054]仍然参照图1和图2A，FET装置可以包括在沟道结构150的各个侧上的源/漏区410。电连接到两个沟道结构150的源/漏区410均可以具有单一结构并可以被称作合并源/漏区。源/漏区410可以包括在沟道结构150的侧面上并沿Z方向延伸的竖直部分。例如，源漏区410可以包括Si。在一些实施例中，当FET是pFET时，为了更好的接触电阻率，源漏区410可以包括SiGe ο
[0055]在一些实施例中，FET装置可以是N型FET，沟道层110可以包括硅，应力层130中的每个可以包括碲化铍(BeTe)、砷化铝(AlAs)、氧化镧(La2O3)和/或砸化锌(ZnSe)。
[0056]在一些实施例中，FET装置可以是P型FET，沟道层110可以包括Si1-xGex，x可以大于
0.2，应力层130中的每个可以包括磷化铝(AlP)和/或磷化镓(GaP)。在一些实施例中，FET装置可以是P型FET，沟道层110可以包括Si1-Aex,应力层130中的每个可以包括硫化铍(BeS)和/或砸化铍(BeSe)。
[0057]在一些实施例中，FET装置可以是P型FET，沟道层110可以包括InxGa1-xSb，应力层130中的每个可以包括InyGa1-ySb，x可以大于y。在一些实施例中，FET装置可以是P型FET，沟道层110可以包括InxGa1-xSb，应力层130中的每个可以包括锑化铝(AlSb)和/或磷化铟(InP)0
[0058]在一些实施例中，N型FET和P型FET均可以形成在基底100上。N型FET可以包括单片式鳍形沟道层，所述鳍形沟道层可以包括砷化铟镓(InGaAs)和/或锑化铟镓(InGaSb)，P型FET可以是根据本发明构思的一些实施例的FET。
[0059]图3是沿着图1的线A-A’截取的剖视图。图3中的FET装置可以具有与图2A中的FET装置相似的结构。沟道结构150在沟道层110与应力层130之间可以另外包括扩散阻挡层120。如本发明人所理解的，应力层130中的原子可以扩散到沟道层110内，如果扩散的原子在沟道层110是掺杂物(例如，硅)，那么扩散的原子可以显著地改变FET装置的阈值电压。扩散阻挡层120可以减少或防止应力层130中的原子扩散到沟道层110内。在一些实施例中，扩散阻挡层120可以包括晶体材料，并可以是具有硅的弹性刚度常数(Cll)的大约十分之一的机械软物质。此外，扩散阻挡层120可以不包括用于沟道层110的掺杂物，并可以包括在沟道层110中有低扩散率的原子。在一些实施例中，扩散阻挡层120基本不会影响沟道层110的应力。例如，扩散阻挡层120可以包括ZnS和/或第I1-VI族半导体材料并可以具有在Z方向上小于5nm的厚度。
[0060]图4、图5、图6A、图7A和图8是示出形成根据本发明构思的一些实施例的FET装置的方法的透视图，图6B、图6C、图7B、图9A、图9B、图1OA和图1OB是示出形成根据本发明构思的一些实施例的FET装置的方法的剖视图。
[0061]参照图4，可以在基底100上形成初始种子层105’。在一些实施例中，可以使用合适的工艺(例如，智能剥离工艺(Smart Cut Process))将初始种子层105 ’从受体晶片转移到基底100。初始种子层105’不会包括缺陷或者会包括低密度的缺陷。基底100的上部可以是绝缘体。初始种子层105’可以具有相对于可以在初始种子层105’上顺序地形成的初始沟道层110’和初始应力层130’的刻蚀选择性。例如，初始种子层105’可以包括ZnS和ZnSe的合金，相同的初始种子层105 ’可以用于N型FET装置和P型FET装置两者。在一些实施例中，可以使用例如沉积工艺在基底100上形成初始种子层105’，可以在初始种子层105’上形成介电层。可以去除介电层的一部分，以暴露初始种子层105’用于后续的外延生长工艺。
[0062]在形成初始种子层105’之后，可以在基底100的可以形成有具有第一导电类型(例如，N型)的FET装置的第一区域上形成第一掩模层。第一掩模层可以暴露初始种子层105’的形成在基底100的第二区域上的一部分，具有第二导电类型(例如，P型)的FET装置可以形成在第二区域中。可以使用外延生长工艺在初始种子层105 ’的被第一掩模层暴露的部分上形成初始应力层130’和初始沟道层110’。可以将初始种子层105’用作用于外延生长工艺的种子层。将理解的是，因为初始种子层105’不会包括缺陷或者会包括低密度的缺陷，所以初始应力层130 ’和初始沟道层110 ’不会包括缺陷或者会包括低密度的缺陷。可以以交替的顺序形成初始应力层130’和初始沟道层110’，直到已经形成了期望数量的初始沟道层110’。可以选择初始沟道层110’的数量，以实现FET装置的期望的有效沟道宽度和/或期望的有效电流。
[0063]在一些实施例中，FET装置可以是N型FET，初始沟道层110’可以包括硅，初始应力层130 ’中的每个可以包括碲化铍(BeTe)、砷化铝(AlAs)、氧化镧(La2O3)和/或砸化锌(ZnSe)0
[0064]在一些实施例中，FET装置可以是P型FET，初始沟道层110 ’可以包括SiixGex，x可以大于0.2，初始应力层130’中的每个可以包括磷化铝(AlP)和/或磷化镓(GaP)。在一些实施例中，FET装置可以是P型FET，初始沟道层110’可以包括Sh—xGex，初始应力层130’中的每个可以包括硫化铍(BeS)和/或砸化铍(BeSe)。
[0065]在一些实施例中，FET装置可以是P型FET，初始沟道层110’可以包括InxGapxSb，初始应力层130’中的每个可以包括InyGa1-ySb，x可以大于y。在一些实施例中，FET装置可以是P型FET，初始沟道层110 ’可以包括InxGa1-xSb，初始应力层130 ’中的每个可以包括锑化铝(AlSb)和/或磷化铟(InP)。
[0066]初始沟道层110’均可以在Z方向具有比初始沟道层110’的临界厚度小的厚度，这可以防止松弛。初始沟道层110 ’可以在Z方向具有在大约4nm至大约30nm的范围内的厚度。在一些实施例中，初始沟道层110 ’可以具有在Z方向大约4nm至大约20nm的范围内的厚度。初始应力层130’可以在Z方向具有与初始沟道层110’在Z方向的厚度相同或相近的厚度。
[0067]在基底100的第二区域上形成初始应力层130’和初始沟道层110’之后，可以在基底100的第二区域上形成第二掩模层，并且可以在基底100的第一区域上的初始种子层105’上形成初始应力层130’和初始沟道层110’。为了易于讨论，在这里讨论对基底的第一区域执行的工艺。
[0068]在一些实施例中，可以在初始应力层130’与初始沟道层110’之间形成扩散阻挡层120，以形成图3中示出的装置。可以通过外延生长工艺形成扩散阻挡层120。
[0069]参照图5，可以将初始种子层105’、初始沟道层110’和初始应力层130’图案化，以形成初始沟道结构150 ’。在一些实施例中，初始沟道结构150 ’可以具有竖直的侧面，初始沟道结构150’中的每个可以在X方向具有小于7nm的宽度。
[0070]图6B和图6C分别是沿着图6A的线C-C’和D-D ’截取的剖视图。参照图6A、图6B和图6C，可以在初始沟道结构150’上形成牺牲栅极350。牺牲栅极350可以与初始沟道结构150’交叉。牺牲栅极350可以包括在初始沟道结构150’上顺序地形成的牺牲栅极绝缘层和牺牲栅电极。牺牲栅极350的牺牲栅电极可以包括例如多晶娃。可以在牺牲栅极350的侧面上形成第一间隔件210。第一间隔件210可以包括具有相对于牺牲栅极350的蚀刻选择性的材料，第一间隔件210可以包括例如氮化硅。
[0071 ]图7B是沿着图7A的线E-E ’截取的剖视图。参照图7A和图7B，可以在牺牲栅极350的侧面上形成初始源/漏区410’。在一些实施例中，可以利用第一间隔件210和牺牲栅极350作为掩模使初始沟道结构150 ’凹进，随后可以利用初始沟道结构150 ’作为种子层使用例如掺杂外延生长工艺形成初始源/漏区410’。可以执行外延生长工艺，直到从初始沟道结构150’生长的外延层彼此融合，并因此形成均具有单一结构的初始源/漏区410’。在一些实施例中，可以使用覆层外延工艺形成初始源/漏区410’，而不用使初始沟道结构150’凹进。
[0072]参照图8，可以在初始源/漏区410’上形成第二间隔件230，可以利用第二间隔件230作为蚀刻掩模来蚀刻初始源/漏区410’，以形成源/漏区410。根据本发明构思的一些实施例，沟道层110中的应力不会被源/漏区410诱导，因此去除源/漏区410的部分不会减小沟道层110中的应力。
[0073]图9A和图9B分别是沿着图8的线F-F ’和G-G ’截取的剖视图。参照图9A和图9B，可以选择性地去除牺牲栅极350，并且可以暴露初始沟道结构150’的中间部。
[0074]图1OA和图1OB分别是沿着图8的线F-F ’和G-G ’截取的剖视图。参照图1OA和图1OB，可以利用第一间隔件210作为蚀刻掩模来选择性地蚀刻初始种子层105’，以形成种子层105。可以在沟道结构150下面形成空腔C，因此可以将沟道结构150与基底100间隔开。因为沟道结构150未附着到基底100，所以沟道层110中的应力不会减小，沟道层110可以达到期望的应变状态。
[0075]再次参照图2A和图2B，可以在沟道结构150上形成栅极绝缘层310和栅电极330。
[0076]上面公开的主题将被认为描述性的而非限制性的，权利要求意图覆盖落入发明构思的真正的精神和范围内的所有这样的修改、增强和其他实施例。因此，在法律允许的最大程度的基础上，保护范围将由权利要求及其等同物的最宽允许解释来确定，而且不应受限或限于上面的详细描述。
【主权项】
1.一种场效应晶体管，所述场效应晶体管包括: 鳍形沟道结构，位于基底上，沟道结构包括堆叠在基底上的应力层和位于应力层之间的沟道层，应力层包括半导体材料，所述半导体材料具有足以将载流子约束到沟道层的宽带隙，并具有与沟道层的晶格常数不同的晶格常数以诱导沟道层中的应力； 源/漏区，位于沟道结构的相应的第一相对侧上；以及 栅极，位于沟道结构的第二相对侧上，并位于源/漏区之间。2.根据权利要求1所述的场效应晶体管，其中，栅极未设置在沟道层与应力层之间。3.根据权利要求2所述的场效应晶体管，其中，栅极在沟道结构的表面上延伸，栅极的一部分使沟道结构与基底分开。4.根据权利要求3所述的场效应晶体管，其中，沟道层与应力层接触。5.根据权利要求1所述的场效应晶体管，其中，沟道层和应力层中的每个在与基底的上表面垂直的竖直方向具有在4nm至20nm的范围内的厚度。6.根据权利要求1所述的场效应晶体管，其中，沟道结构的最下面的表面与基底间隔开。7.根据权利要求1所述的场效应晶体管，所述场效应晶体管还包括位于沟道层与应力层之间的扩散阻挡层。8.根据权利要求7所述的场效应晶体管，其中，每个扩散阻挡层在与基底的上表面垂直的竖直方向具有小于5nm的厚度。9.根据权利要求7所述的场效应晶体管，其中，每个扩散阻挡层包括ZnS和/或第I1-VI族半导体材料。10.根据权利要求1所述的场效应晶体管，其中，所述场效应晶体管包括N型场效应晶体管， 其中，沟道层包括硅， 其中，每个应力层包括BeTe、AlAs、La2O3和/或ZnSe。11.根据权利要求1所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括SihGex，X大于0.2且小于1.0， 其中，每个应力层包括AlP和/或GaP。12.根据权利要求1所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括SihGex，X大于0.2且小于1.0， 其中，每个应力层包括BeS和/SBeSe。13.根据权利要求1所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括InxGapxSb， 其中，每个应力层包括InyGa1-ySb，x大于y。14.根据权利要求1所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括InxGapxSb， 其中，每个应力层包括AlSb和/或InP。15.一种场效应晶体管，所述场效应晶体管包括: 鳍形沟道结构，位于基底上，沟道结构包括堆叠在基底上的应力层和位于应力层之间的沟道层，应力层具有与沟道层的晶格常数不同的晶格常数以诱导沟道层中的应力； 源/漏区，位于沟道结构的相应的第一相对侧上；以及 栅极，位于沟道结构的第二相对侧上，并位于源/漏区之间，栅极的一部分使沟道结构与基底分开。16.根据权利要求15所述的场效应晶体管，其中，栅极在沟道结构的表面上延伸，并且未设置在沟道层与应力层之间。17.根据权利要求16所述的场效应晶体管，其中，沟道层与应力层接触。18.根据权利要求15所述的场效应晶体管，其中，沟道层和应力层中的每个在与基底的上表面垂直的竖直方向具有在4nm至20nm的范围内的厚度。19.根据权利要求15所述的场效应晶体管，所述场效应晶体管还包括位于沟道层与应力层之间的扩散阻挡层。20.根据权利要求19所述的场效应晶体管，其中，每个扩散阻挡层包括ZnS和/或第I1-VI族半导体材料。21.根据权利要求15所述的场效应晶体管，其中，所述场效应晶体管包括N型场效应晶体管， 其中，沟道层包括硅， 其中，每个应力层包括BeTe、AlAs、La2O3和/或ZnSe。22.根据权利要求15所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括SihGex，X大于0.2且小于1.0， 其中，每个应力层包括AlP和/或GaP。23.根据权利要求1所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括SihGex，X大于0.2且小于1.0， 其中，每个应力层包括BeS和/SBeSe。24.根据权利要求15所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括InxGapxSb， 其中，每个应力层包括InyGa1-ySb，x大于y。25.根据权利要求15所述的场效应晶体管，其中，所述场效应晶体管包括P型场效应晶体管， 其中，沟道层包括InxGapxSb， 其中，每个应力层包括AlSb和/或InP。
【文档编号】H01L29/78GK106057899SQ201610232111
【公开日】2016年10月26日
【申请日】2016年4月14日 公开号201610232111.4, CN 106057899 A, CN 106057899A, CN 201610232111, CN-A-106057899, CN106057899 A, CN106057899A, CN201610232111, CN201610232111.4
【发明人】伯纳·J·欧博阿多威, 罗伯特·克里斯图福·博文, 缇塔斯·拉克施特, 王维一, 马克·S·罗德尔
【申请人】三星电子株式会社