功率用半导体装置的制造方法
【专利摘要】功率用半导体装置包括：第一导电类型的第一基极区域；第二导电类型的第二基极区域；槽部，是以从第二基极区域的表面到达第一基极区域的方式设置的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部；绝缘膜，覆盖槽部的内壁；导电性的沟槽栅极，填充于绝缘膜上；第一导电类型的发射极区域，在第一槽部与第二槽部之间的第二基极区域中，以与第一槽部相接的方式设置，与发射极电极连接；以及第二导电类型的集电极区域，设置于第一基极区域，埋入于第一、第三槽部的沟槽栅极与栅电极连接，埋入于第二槽部的沟槽栅极与发射极电极连接。
【专利说明】
功率用半导体装置
技术领域
[0001 ] 本发明涉及功率用半导体装置，特别涉及IGBT(Insulated Gate BipolarTransistor:绝缘栅双极型晶体管)等带沟槽栅极的半导体装置。
【背景技术】
[0002]在IGBT等功率用半导体装置中，通过使在半导体基板表面按照条纹状形成的沟槽栅极高密度化，能够降低导通损失。例如，在带沟槽栅极的IGBT(以下称为“沟槽IGBT” )中，在半导体基板上，从其表面向背面地依次形成η型发射极区域和P型接触区域、P型基极区域、η型基极区域、η型缓冲区域、P型集电极区域。沟槽栅极在基板表面按照条纹状形成，被形成为以与η型发射极区域邻接的方式贯通η型发射极区域和P型基极区域而到达η型基极区域。另外，在与各沟槽栅极邻接的η型发射极区域的外侧，形成P型接触区域。
[0003]在沟槽IGBT中，从表面侧的η型发射极区域向与沟槽栅极邻接的P型基极区域注入电子。通过对沟槽栅极施加的电压，控制向该P型基极区域注入电子的注入量。即，在对沟槽栅极施加截止电压的状态下，不从表面侧的η型发射极区域向P型基极区域注入电子，导通变成截止。另一方面，在对沟槽栅极施加接通电压的状态下，从表面侧的η型发射极区域向P型基极区域注入电子，其结果，在η型基极区域中也注入电子。另外，在接通状态下，从背侧面的P型集电极区域经由η缓冲区域向η型基极区域注入空穴。即，通过从表面侧注入电子，并从背面侧注入空穴，产生接通状态的η型基极区域的电子和空穴的载流子浓度比原来的η型基极区域的电子浓度高出2位以上的电导率调制效应。由此，η型基极区域的电阻变得非常低，能够降低导通损失。
[0004]进而，在专利文献I记载的沟槽IGBT中，在按照条纹状形成的多个沟槽栅极之间的预定的区域中不形成η型发射极区域等，而设置有未与η型发射极区域相接的沟槽栅极。这些沟槽栅极被称为虚设沟槽栅极、惰性沟槽栅极，与发射极电极连接。通过使用这样的构造，在维持导通损失的同时，降低沟槽IGBT的栅极电容(栅电极一发射极电极间电容以及栅电极一集电极电极间电容)。
[0005]另外，在专利文献2记载的沟槽IGBT中，将所有虚设沟槽栅极连接到栅电极，在维持栅极电容的同时，降低导通损失。
[0006]专利文献I:日本特开2002 — 016252号公报
[0007]专利文献2:日本特开2005 — 032941号公报
【发明内容】
[0008]为了进一步降低IGBT的导通损失，需要使条纹状的沟槽栅极的间距变窄而高密度化、增加与发射极电极连接的虚设沟槽栅极的根数而进一步降低栅极电容。此处，为了实现逆变器等中使用的IGBT的高性能化，除了导通损失的降低以外，还需要同时实现开关动作时的损失的降低。开关损失包括IGBT从截止切换到接通时的接通损失和从接通切换到截止时的关断损失这2个分量，但在使沟槽栅极高密度化而增加了虚设沟槽栅极的根数的IGBT中，存在如下这样的问题:虽然能够降低导通损失和关断损失，但在集电极电压的时间变化率的一定的条件的情况下无法降低接通损失。
[0009]因此，本发明的目的在于提供一种除了导通损失和关断损失的降低以外，即使在集电极电压的时间变化率的一定的条件的情况下，也能够降低接通损失的功率用的半导体
目.ο
[0010]本发明提供一种功率用的半导体装置，通过对栅电极施加的电压控制发射极电极与集电极电极之间的电流，所述功率用的半导体装置的特征在于，包括:
[0011]第一导电类型的第一基极区域，具有第一主面和与该第一主面对置的第二主面；
[0012]第二导电类型的第二基极区域，设置于该第一基极区域的第一主面；
[0013]槽部，该槽部是以从该第二基极区域的表面贯通该第二基极区域而到达该第一基极区域的方式设置的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部；
[0014]绝缘膜，覆盖各个该槽部的内壁；
[0015]导电性的沟槽栅极，填充于该绝缘膜上；
[0016]第一导电类型的发射极区域，在该第一槽部与该第二槽部之间的该第二基极区域中，以与该第一槽部相接的方式设置该第一导电类型的发射极区域，并且该第一导电类型的发射极区域与该发射极电极电连接;以及
[0017]第二导电类型的集电极区域，设置于该第一基极区域的第二主面上，
[0018]埋入于第一槽部以及第三槽部的沟槽栅极(活性沟槽栅极、活性虚设沟槽栅极)与栅电极电连接，
[0019]埋入于该第二槽部的沟槽栅极(隔离(Isolated)虚设沟槽栅极)与发射极电极电连接。
[0020]根据本发明，通过对活性沟槽栅极(6a)施加的栅极电位，进行集电极电流的接通、截止控制，但通过以夹入活性沟槽栅极(6a)的方式设置被固定为发射极电位的隔离虚设沟槽栅极(6b)，能够提高对集电极电流作出贡献的电导率调制效应。另外，通过以将其夹入的方式设置被固定为栅极电位的活性虚设沟槽栅极(6c)，能够利用栅电极与集电极电极之间的寄生电容来缓和集电极电压的时间变化率，在集电极电压的时间变化率的一定条件下，能够降低接通损失。
【附图说明】
[0021]图1是本发明的实施方式I的沟槽IGBT的剖面图。
[0022]图2a是本发明的实施方式I的沟槽IGBT的制造工序的剖面图。
[0023]图2b是本发明的实施方式I的沟槽IGBT的制造工序的俯视图。
[0024]图3a是本发明的实施方式I的沟槽IGBT的制造工序的剖面图。
[0025]图3b是本发明的实施方式I的沟槽IGBT的制造工序的俯视图。
[0026]图4a是本发明的实施方式I的沟槽IGBT的制造工序的剖面图。
[0027]图4b是本发明的实施方式I的沟槽IGBT的制造工序的俯视图。
[0028]图5是本发明的实施方式I的其他沟槽IGBT的剖面图。
[0029]图6a是本发明的实施方式I的其他沟槽IGBT的制造工序的剖面图。
[0030]图6b是本发明的实施方式I的其他沟槽IGBT的制造工序的俯视图。
[0031]图7是本发明的实施方式I的其他沟槽IGBT的剖面图。
[0032]图8是比较例的沟槽IGBT的剖面图。
[0033]图9是示出沟槽IGBT的开关试验电路的电路图。
[0034]图1Oa示出本发明的实施方式I的其他沟槽IGBT的开关试验中的接通特性波形。
[0035]图1Ob示出比较例的沟槽IGBT的开关试验中的接通特性波形。
[0036]图11示出本发明的实施方式I的其他沟槽IGBT和比较例的沟槽IGBT的接通损失与二极管电压的时间变化率的关系。
[0037]图12是本发明的实施方式2的沟槽IGBT的剖面图。
[0038]图13是本发明的实施方式3的沟槽IGBT的剖面图。
[0039]图14是本发明的实施方式4的沟槽IGBT的剖面图。
[0040]图15是本发明的实施方式4的其他沟槽IGBT的剖面图。
[0041 ] 符号说明
[0042]l:n型基极区域;2a、2b、2c:p型基极区域;3:n型发射极区域;4:p型接触区域;5:栅极绝缘膜;6a:第一沟槽栅极(活性沟槽栅极)；6b:第二沟槽栅极(隔离虚设沟槽栅极)；6c:第三沟槽栅极(活性虚设沟槽栅极)；7:层间绝缘膜;7a、7c:开口区域;8:发射极电极;9:n型缓冲区域;10:p型集电极区域;11:集电极电极;20、21、22a、22b、23、24、25、26:1GBT。
【具体实施方式】
[0043]实施方式1.
[0044]图1是用20表示整体的本发明的实施方式I的纵向沟槽IGBT的剖面图，用虚线包围的部分是单位IGBT。沟槽IGBT20具备具有第一主面(表面)和与第一主面对置的第二主面(背面)的η型(第一导电类型)基极区域1(第一导电类型的第一基极区域)。在η型基极区域I的第一主面侧的表面，具备选择性地形成的P型(第二导电类型)基极区域2。
[0045]另外，沟槽IGBT20具备在P型基极区域2的第一主面侧的表面选择性地比P型基极区域2浅并且按照条纹状形成的η型发射极区域3(第一导电类型的发射极区域)和比P型基极区域2浅地形成的P型接触区域4(第二导电类型的第一接触区域)。
[0046]另外，沟槽IGBT20具备:条纹状的槽部，从第一主面达到η型基极区域I;栅极绝缘膜5，形成为覆盖槽部的内侧的表面；以及第一沟槽栅极(称为“活性沟槽栅极”)6a，在栅极绝缘膜5上以填充槽部的方式形成。另外，η型发射极区域3形成为夹着槽部而相接。在P型基极区域2的第一主面侧的表面上具备层间绝缘膜7，进而，在层间绝缘膜7上具备与η型发射极区域3、ρ型接触区域4电连接的发射极电极8。
[0047]进而，沟槽IGBT20具备:条纹状的槽部，形成为从两侧夹入第一沟槽栅极6a，并从第一主面到达η型基极区域I;栅极绝缘膜5，形成为覆盖槽部的内表面；以及第二沟槽栅极(称为“隔离虚设沟槽栅极”)6b，在栅极绝缘膜5上以填充槽部的方式形成。
[0048]另外，沟槽IGBT20具备:条纹状的槽部，形成为从外侧夹入设置于第一沟槽栅极6a的两侧的2个第二沟槽栅极6b，并从第一主面到达η型基极区域I;栅极绝缘膜5，形成为覆盖槽部的内侧的表面；以及第三沟槽栅极(称为“活性虚设沟槽栅极”)6c，在栅极绝缘膜5上以填充槽部的方式形成。即，具备活性沟槽栅极6a、隔离虚设沟槽栅极6b以及活性虚设沟槽栅极6c这3种沟槽栅极。各个栅极具有以下那样的特征。
[0049]活性沟槽栅极6a:沿着沟槽栅极的两侧的壁形成η型发射极区域3。被施加驱动电压。根据驱动电压，控制从η型发射极区域经由P型基极区域向η型基极区域的电子注入。
[0050]活性虚设沟槽栅极6c:未沿着沟槽栅极的两侧的壁形成发射极区域。另外，被施加驱动电压。作为栅极与集电极之间的反馈电容元件发挥作用。
[0051]隔离虚设沟槽栅极6b:无论有无沿着沟槽栅极的两侧的壁的η型发射极区域3都没问题。沟槽栅极与发射极电极连接。
[0052]沟槽IGBT20还具备与第一沟槽栅极6a和第三沟槽栅极6c连接的栅电极(G)以及与第二沟槽栅极6b连接的发射极电极8(E)。
[0053]另一方面，沟槽IGBT20具备在η型基极区域I的第二主面侧依次形成的、η型缓冲区域9(第一导电类型的缓冲区域)、ρ型集电极区域10(第二导电类型的集电极区域)以及与P型集电极区域10电连接的集电极电极11 (C)。
[0054]接下来，使用图2a?图4b，说明沟槽IGBT20的制造方法。图2a、图3a、图4a是各制造工序的剖面图，相当于图2b、图3b、图4b所示的平面图的A—A处的剖面。
[0055]在沟槽IGBT20的制造方法中，首先，如图2a、图2b所示，准备通过FZ(FloatingZone，浮动区)法制作的η型硅基板。通过以下的工序将各种区域形成于硅基板，但不形成各种区域的剩余部分为作为漂移层的η型基极区域I。
[0056]接下来，通过在所准备的硅基板表面的预定的位置，进行照相制版、离子注入以及热处理，形成P型基极区域2(2a、2b)。具体而言，如图2a所示，在硅基板的表面侧形成P型基极区域2 ^型基极区域2的厚度是I?4μπι左右。
[0057]接下来，在P型基极区域2的预定的位置，进行照相制版、离子注入以及热处理，形成η型发射极区域3以及P型接触区域4。具体而言，如图2b所示，以恒定间隔(恒定间距、间距长:Pl)按照条纹状形成η型发射极区域3，与η型发射极区域3邻接地反复形成P型接触区域4。
[0058]接下来，如图3a、图3b所示，以恒定间隔(恒定间距、间距长:ρ2)按照条纹状形成槽部。在η型发射极区域3内，以分开η型发射极区域3的方式形成一部分的槽部。槽部被形成为从硅基板表面贯通P型基极区域2(以及η型发射极区域3)而到达η型基极区域1、即将P型基极区域I的上部掘开。另外，槽部的深度是从硅基板表面起的恒定深度，是比P型基极区域2的厚度深的I?8μπι左右。
[0059]此处，关于被槽部分断的P型基极区域2，将形成有η型发射极区域3和P型接触区域4的部分称为P型基极区域2a，将什么都未形成的区域称为2b。
[0060]接下来，沿着槽部的内壁形成栅极绝缘膜5。接下来，以填充形成有栅极绝缘膜5的槽部的方式埋入η型的多晶硅，形成沟槽栅极6。将沟槽栅极6中的、形成于划分η型发射极区域3的槽部的部分设为第一沟槽栅极6a，称为活性沟槽栅极。将形成于夹着第一沟槽栅极6的两侧的槽部的部分设为第二沟槽栅极6b，称为隔离虚设沟槽栅极。进而，将形成于夹着第二沟槽栅极6b而与第一沟槽栅极6a相反的一侧的槽部的部分设为第三沟槽栅极6c，称为活性虚设沟槽栅极。换言之，在活性沟槽栅极6a的两侧配置隔离虚设沟槽栅极6b，进而在其外侧配置活性虚设沟槽栅极6c。
[0061]接下来，如图4a、图4b所示，以覆盖形成有第一、第二、第三沟槽栅极6a、6b、6c等的硅基板表面的方式，形成层间绝缘膜7。层间绝缘膜7由例如硅氧化膜构成。接下来，以至少使η型发射极区域3以及P型接触区域4的一部分露出的方式，在层间绝缘膜7中形成开口区域7a ο
[0062]接下来，以与η型发射极区域3以及P型接触区域4电连接的方式，在层间绝缘膜7上形成发射极电极8。
[0063]接下来，在η型基极区域1(硅基板)的第二主面(背面)上形成η型缓冲区域9，在其上形成P型集电极区域10。接下来，以与P型集电极区域10电连接的方式，在P型集电极区域10上形成集电极电极11。
[0064]在以上的制造工序中，图1所示的沟槽IGBT20完成。
[0065]图5是用21表示整体的本发明的实施方式I的其他沟槽IGBT的剖面图(变形例I)，用虚线包围的部分是单位IGBT。另外，图6a、图6b是制造工序的剖面图以及俯视图，图6a相当于图6b的B—B处的剖面。在图5、图6a、图6b中，与图1相同的符号表示同一或者相当部位。另外，图5与图6b的B-B处的剖面对应。
[0066]通过比较图3a、图3b和图6a、图6b可知，沟槽IGBT21和沟槽IGBT20的不同点是η型发射极区域3和P型接触区域4的配置(形状)。即，在图3b中，与第一沟槽栅极6a平行地，在P型基极区域2a中形成η型发射极区域3以及P型接触区域4，但在图6b中，在P型基极区域2a中，在沿着第一沟槽栅极6a的方向上交替反复配置η型发射极区域3和P型发射极区域4。其他结构与IGBT20相同。
[0067]在沟槽IGBT21中，通过交替配置η型发射极区域3和P型发射极区域4，即使当在图4a所示的层间绝缘膜7中形成接触开口区域7a的工序中对位稍微发生偏移的情况下，也能够在η型发射极区域3和P型发射极区域4这两者形成开口，能够增大工艺余量。
[0068]图7是用22a表示整体的本发明的实施方式I的其他沟槽IGBT的剖面图(变形例2)，用虚线包围的部分是单位IGBT。在图7中，与图1相同的符号表示同一或者相当部位。
[0069]通过比较图7和图1可知，沟槽IGBT22a和沟槽IGBT20的不同点是活性虚设沟槽栅极6c的配置。即，在沟槽IGBT20中，配置成在2个隔离虚设沟槽栅极6b之间夹入I个活性虚设沟槽栅极6c，但在图7的沟槽IGBT22a中，配置成在2个隔离虚设沟槽栅极6b之间夹入2个活性虚设沟槽栅极6c。
[0070]接下来，在与图8所示的比较例进行对比的同时，说明沟槽IGBT22a的作用以及效果。另外，关于沟槽IGBT22a和IGBT20，仅活性虚设沟槽栅极的根数不同，其他结构相同，所以作用以及效果大致相同。
[0071]在图8所示的比较例的沟槽IGBT22b中，不形成处于图7所示的沟槽IGBT22a的活性虚设沟槽栅极6c，而是作为代替而形成一般的虚设沟槽栅极6b。即，构造成在2个沟槽栅极6a之间夹入有4个虚设沟槽栅极6b。
[0072]图9是在本发明的实施方式I的沟槽IGBT22a和比较例的沟槽IGBT22b的评价中使用的功率变换用的半桥评价电路的电路图。如图9所示，在半桥评价电路中，对IGBT的栅电极(G)连接外部电阻Rg和栅极施加用脉冲电源(VI)。另外，对IGBT的集电极电极(C)连接寄生电感(Ls)、负载电感(Lm)以及DC电源(V2)。进而，对负载电感并联连接回流用的续流二极管(D1de)ο
[0073]在图9的半桥评价电路中，例如，栅极电压施加用的电源的电压值Vl设为15V/0V，寄生电感Ls设为50μΗ，负载电感Lm设为200yH，DC电源的电压值设为600V，外部电阻Rg设为可变。另外，IGBT的额定电流设为150A、额定电压设为1200V。
[0074]图10a、图1Ob是使用图9的半桥评价电路的开关试验的器件仿真结果，试验温度设为 125。。。
[0075]图1Oa是示出本发明的实施方式I的沟槽IGBT22a的接通时的集电极电压和集电极电流的波形的图，图1Ob是示出比较例的沟槽IGBT22b的接通时的电压和电流的波形的图。实线表示集电极电压，虚线表示集电极电流。在图10a、图1Ob中，调整可变的外部电阻Rg，以使集电极电压波形中的电压的时间变化率(dV/dt)的最大值为相同程度。即，可以明确，在本发明的实施方式I的沟槽IGBT22a中，应用了其值与比较例的IGBT22b相比低的外部电阻Rg，接通动作变快。
[0076]接下来，图11示出根据图1Oa以及图1Ob的电压和电流波形的关系得到的IGBT的接通损失与续流二极管(D1de)的电压的时间变化率的最大值的关系。关于图11的横轴，以图9的电路图所示的外部电阻Rg为参数，计算出集电极电流150A中的IGBT的接通损失。另一方面，关于纵轴，利用该外部电阻值，计算出集电极电流1.5A(上述集电极电流的100分之一的值)下的二极管侧的电压的时间变化率。
[0077]根据图11可知，在将二极管的时间变化率设为20000V/ys(在图11中用虚线显示)的条件下，相比于比较例的沟槽IGBT22b，沟槽IGBT22a的接通损失为大致一半。即，通过使用本实施方式I的沟槽IGBT22a，接通损失变小。这是通过设置活性虚设沟槽栅极6c，连接有活性虚设沟槽栅极6 c的栅电极(G)与集电极电极(C)之间的反馈电容与比较例的沟槽IGBTl Ib相比大而引起的。
[0078]这样，在本发明的实施方式I中，夹着与负责集电极电流的接通、截止的控制的栅电极连接的第一沟槽栅极6a，配置与发射极电极连接的隔离虚设沟槽栅极6b，进而夹着它们而配置与栅电极连接的活性虚设沟槽栅极6c，从而能够使栅电极与集电极电极之间的反馈电容比以往的沟槽IGBT大。其结果，能够在抑制IGBT的接通动作时的回流用的二极管的电压的时间变化率的同时，降低IGBT的接通损失。
[0079]另外，通过在与栅电极连接的活性沟槽栅极6a和活性虚设沟槽栅极6c之间配置与发射极电极连接的隔离虚设沟槽栅极6b，抑制活性沟槽栅极6a与活性虚设沟槽栅极6c之间的相互干扰，得到稳定的开关动作、负载短路动作。
[0080]另外，在图1、图5、图7中，在活性沟槽栅极6a与活性虚设沟槽栅极6c之间，配置有I个隔离虚设沟槽栅极6b，但也可以配置2个以上的隔离虚设沟槽栅极6b。
[0081 ]实施方式2.
[0082]图12是用23表示整体的本发明的实施方式2的沟槽IGBT的剖面图，用虚线包围的部分是单位IGBT。在图12中，与图1相同的符号表示同一或者相当部位。
[0083]本发明的实施方式2的沟槽IGBT23构造成在实施方式I的变形例的沟槽IGBT22a(参照图7)中，在被2个活性虚设沟槽栅极6c夹着的P型基极区域2b中设置有P型接触区域4。以使P型接触区域4的一部分露出的方式，在层间绝缘膜7中形成开口区域7c，p型接触区域4与发射极电极8连接。
[0084]这样，通过仅在被2个活性虚设沟槽栅极6c夹着的P型基极区域2b中设置P型的接触区域4，连接有活性虚设沟槽栅极6c的栅电极(G)与集电极电极(C)之间的反馈电容的一部分被置换为栅电极(G)与发射极电极(E)之间的电容，但反馈电容比以往的沟槽IGBT大，所以能够在抑制IGBT的接通动作时的回流用的二极管的电压的时间变化率的同时，降低IGBT的接通损失。
[0085]进而，通过在被2个活性虚设沟槽栅极6c夹着的P型基极区域2b中，设置与发射极电极8连接的P型接触区域4，能够高效地排出电子以及空穴的载流子中的空穴，特别是在负载短路时能够进行稳定的动作。
[0086]实施方式3.
[0087]图13是用24表示整体的本发明的实施方式3的沟槽IGBT的剖面图，用虚线包围的部分是单位IGBT。在图13中，与图1相同的符号表示同一或者相当部位。
[0088]本发明的实施方式3的沟槽IGBT24构造成相比于在实施方式I的沟槽IGBT20(参照图1)中活性沟槽栅极6a与隔离虚设沟槽栅极6b之间的距离，使隔离虚设沟槽栅极6b与活性虚设沟槽栅极6c之间的距离更窄。即，无需在隔离虚设沟槽6b与活性虚设沟槽栅极6c之间的P型基极区域中设置接触区域，所以能够使隔离虚设沟槽栅极6b与活性虚设沟槽栅极6c之间的距离窄至半导体工艺的最小设计规则。
[0089]在本发明的实施方式3的沟槽IGBT24中，连接活性虚设沟槽栅极6c的栅电极(G)与集电极电极(C)之间的反馈电容和实施方式I的沟槽IGBT20相同，所以能够在抑制IGBT的接通动作时的回流用的二极管的电压的时间变化率的同时，降低IGBT的接通损失。
[0090]进而，相比于活性沟槽栅极6a与隔离虚设沟槽栅极6b之间的距离，使隔离虚设沟槽栅极6b与活性虚设沟槽栅极6c之间的距离更窄，从而能够增大在每单位面积中活性沟槽栅极6a所占的比例，能够使集电极电流相比实施方式I的沟槽IGBT20的集电极电流而增加。
[0091]实施方式4.
[0092]图14是用25表示整体的本发明的实施方式4的沟槽IGBT的剖面图，用虚线包围的部分是单位IGBT。另外，图15是用26表示整体的本发明的实施方式4的其他沟槽IGBT的剖面图，用虚线包围的部分是单位IGBT。在图14中、图15中，与图1相同的符号表示同一或者相当部位。
[0093]本发明的实施方式4的沟槽IGBT25构造成在实施方式I的沟槽IGBT20(参照图1)中，以仅与形成隔离虚设沟槽栅极6b的槽部相接的方式设置P型基极区域2c来代替被隔离虚设沟槽栅极6b和活性虚设沟槽栅极6c夹着的P型基极区域2b。
[0094]这样，通过以仅与形成隔离虚设沟槽栅极6b的槽部相接的方式，设置P型基极区域2c，能够使连接有活性虚设沟槽栅极6c的栅电极(G)与集电极电极(C)之间的反馈电容相比沟槽IGBT20而增加，能够在抑制IGBT的接通动作时的回流用的二极管的电压的时间变化率的同时，降低IGBT的接通损失。
[0095]另外，如图15所示，本发明的实施方式4的其他沟槽IGBT26构造成在沟槽IGBT20(参照图1)中，在被隔离虚设沟槽栅极6b和活性虚设沟槽栅极6c夹着的区域中不设置P型基极区域2b。
[0096]这样，通过不设置P型基极区域2b，能够增加活性虚设沟槽栅极6c与η型基极区域I之间的反馈电容，能够在抑制IGBT的接通动作时的回流用的二极管的电压的时间变化率的同时，降低IGBT的接通损失。
[0097]另外，在图14、图15中，在活性沟槽栅极6a与活性虚设沟槽栅极6c之间，配置有I个隔离虚设沟槽栅极6b，但也可以配置2个以上的隔离虚设沟槽栅极6b。另外，也可以与图7同样地，在2个隔离虚设沟槽栅极6b之间，配置2个以上的活性虚设沟槽栅极6c。另外，也可以与图5同样地，在P型基极区域2a中，在沿着第一沟槽栅极6a的方向上，交替反复配置η型发射极区域3和P型发射极区域4。
[0098]另外，在本发明的实施方式I?4中，将第一导电类型设为η型、将第二导电类型设为P型来进行了说明，但也可以将第一导电类型设为P型、将第二导电类型设为η型。另外，以由硅半导体构成的沟槽IGBT为例子来进行了说明，但也可以设为由碳化硅半导体构成的沟槽IGBT。
【主权项】
1.一种功率用的半导体装置，通过对栅电极施加的电压控制发射极电极与集电极电极之间的电流，所述功率用的半导体装置的特征在于，包括: 第一导电类型的第一基极区域，具有第一主面和与该第一主面对置的第二主面； 第二导电类型的第二基极区域，设置于该第一基极区域的第一主面； 槽部，该槽部是以从该第二基极区域的表面贯通该第二基极区域而到达该第一基极区域的方式设置的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部；绝缘膜，覆盖各个该槽部的内壁； 导电性的沟槽栅极，填充于该绝缘膜上； 第一导电类型的发射极区域，在该第一槽部与该第二槽部之间的该第二基极区域中，以与该第一槽部相接的方式设置该第一导电类型的发射极区域，并且该第一导电类型的发射极区域与该发射极电极电连接;以及 第二导电类型的集电极区域，设置于该第一基极区域的第二主面上， 埋入于第一槽部以及第三槽部的沟槽栅极与栅电极电连接， 埋入于该第二槽部的沟槽栅极与发射极电极电连接。2.根据权利要求1所述的半导体装置，其特征在于， 在所述第三槽部的两侧，分别设置至少I个以上的所述第二槽部，在夹着该第二槽部而与该第三槽部相反的一侧，分别设置所述第一槽部。3.根据权利要求1所述的半导体装置，其特征在于， 以相邻的方式设置2个所述第三槽部，以夹着2个该第三槽部的方式，分别设置至少I个以上的所述第二槽部，在夹着该第二槽部而与该第三槽部相反的一侧，分别设置所述第一槽部。4.根据权利要求3所述的半导体装置，其特征在于， 在被2个所述第三槽部夹着的所述第二基极区域中，设置与所述发射极电极电连接的第二导电类型的接触区域。5.根据权利要求1所述的半导体装置，其特征在于， 在被所述第一槽部和所述第二槽部夹着的所述第二基极区域中，在沿着该第一槽部的长度方向的方向上，交替设置所述发射极层和第二导电类型的接触区域。6.—种功率用的半导体装置，通过对栅电极施加的电压控制发射极电极与集电极电极之间的电流，所述功率用的半导体装置的特征在于，包括: 第一导电类型的第一基极区域，具有第一主面和与该第一主面对置的第二主面； 第二导电类型的第二基极区域，设置于该第一基极区域的第一主面的特定区域； 槽部，该槽部是设置于该第一基极区域的相互平行的至少3个槽部，第一槽部和第三槽部被配置成夹着第二槽部； 绝缘膜，覆盖各个该槽部的内壁；以及 导电性的沟槽栅极，填充于该绝缘膜上， 该第一槽部或者该第一槽部和该第二槽部以从该第二基极区域的表面贯通该第二基极区域而到达该第一基极区域的方式设置，该第三槽部设置于该第一基极区域中， 该半导体装置还包括: 第一导电类型的发射极区域，在该第一槽部与该第二槽部之间的该第二基极区域中，以与该第一槽部相接的方式设置该第一导电类型的发射极区域，并且该第一导电类型的发射极区域与该发射极电极电连接;以及 第二导电类型的集电极区域，设置于该第一基极区域的第二主面上， 埋入于第一槽部以及第三槽部的沟槽栅极与栅电极电连接， 埋入于该第二槽部的沟槽栅极与发射极电极电连接。7.根据权利要求6所述的半导体装置，其特征在于， 在所述第三槽部的两侧分别设置至少I个以上的所述第二槽部，在夹着该第二槽部而与该第三槽部相反的一侧分别设置所述第一槽部。8.根据权利要求6所述的半导体装置，其特征在于， 以相邻的方式设置2个所述第三槽部，以夹着2个该第三槽部的方式，分别设置至少I个以上的所述第二槽部，在夹着该第二槽部而与该第三槽部相反的一侧，分别设置所述第一槽部。9.根据权利要求6所述的半导体装置，其特征在于， 在被所述第一槽部和所述第二槽部夹着的所述第二基极区域中，在沿着该第一槽部的长度方向的方向上，交替设置所述发射极层和第二导电类型的接触区域。10.根据权利要求1?9中的任意一项所述的半导体装置，其特征在于， 相邻的所述槽部的间隔是恒定的。11.根据权利要求1?9中的任意一项所述的半导体装置，其特征在于， 所述第二槽部与所述第三槽部的间隔比该第二槽部与所述第一槽部的间隔窄。
【文档编号】H01L29/78GK106062964SQ201480076678
【公开日】2016年10月26日
【申请日】2014年10月29日
【发明人】古川彰彦, 折田昭, 折田昭一, 村冈宏记, 楢崎敦司, 川上刚史, 村上裕二
【申请人】三菱电机株式会社