具有袋状部的p隧穿场效应晶体管器件的制作方法
【专利摘要】描述了隧穿场效应晶体管(TFET)，其包括：具有第一导电类型的漏极区；具有与第一导电类型相对的第二导电类型的源极区；使沟道区在源极区与漏极区之间形成的栅极区；以及设置在源极区的结附近的袋状部，其中袋状部的区由一种材料形成，所述材料具有的一种类型的原子的百分比比源极区、沟道区、以及漏极区中的这种类型的原子的百分比低。
【专利说明】
具有袋状部的P隧穿场效应晶体管器件
【背景技术】
[0001]在过去的几十年来，集成电路(1C)中的特征的缩放已经成为日益增长的半导体产业背后的驱动力。缩放至越来越小的特征实现了半导体芯片的有限基板面上的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上含有更大数量的存储器器件，从而导致产品的制作具有增加的处理能力。然而，对不断增加的处理能力的驱动并不是没有问题的。对每个器件的性能和能量消耗进行优化的必要性变得越来越重要。
[0002]在1C器件的制造中，随着器件尺寸继续缩小，诸如三栅极晶体管之类的多栅极晶体管变得更加普遍。在常规过程中，通常在体硅衬底或绝缘体上硅衬底上制作三栅极晶体管。在一些实例中，体硅衬底由于其较低的成本并且因为它们实现了较不复杂的三栅极制作过程而是优选的。然而在体硅衬底上，三栅极晶体管的制作过程在使金属栅极电极的底部与在晶体管主体的底部处的源极和漏极延伸顶端(即“鳍状物”)对准时常常遇到问题。当三栅极晶体管形成在体衬底上时，对于最佳栅极控制和减少短沟道效应正确的对准是需要的。例如，如果源极和漏极延伸顶端比金属栅电极深，则可能出现穿通。替代地，如果金属栅电极比源极和漏极延伸顶端深，那么结果可以是不需要的栅极电容寄生。很多不同的技术试图减少晶体管的泄漏。然而，在泄漏抑制的领域中仍然需要显著的提高。
[0003]随着1C中的晶体管的尺寸继续减小，到晶体管的电源电压也必须降低。随着电源电压降低，IC中的晶体管的阈值电压也必须降低。较低的阈值电压难以在常规金属氧化物半导体场效应晶体管(M0SFET)中得到，因为随着阈值电压减小，接通电流与关断电流(1。?/ I〇ff)的比也减小。接通电流指的是当所施加的栅极电压高于阈值电压并且被耦合为高达等于电源电压时穿过M0SFET的电流，并且关断电流指的是当所施加的栅极电压低于阈值电压并且等于零时穿过M0SFET的电流。
[0004]隧穿场效应晶体管(TFET)是有前景的器件，因为它们由于急剧变化的阈下斜率而有希望产生显著的性能增加和能量消耗降低。当前的TFET器件经受在相同的技术节点处比 S1-MOSFET更低的电流并且经受在关断电流期间的寄生源极到漏极隧穿泄漏电流，即减小的接通/关断比。【附图说明】
[0005]根据以下所给出的【具体实施方式】和本公开内容的各种实施例的附图将更充分地理解本公开内容的实施例，然而，其不应被理解为将本公开内容局限于具体的实施例，但仅是为了解释和理解。
[0006]图1A示出了显示M0SFET和TFET的Id相对于Vg的关系曲线的曲线图。[〇〇〇7]图1B示出了显示使用同质结和异质结的p-TFET和n-TFET的Id相对于Vg的关系曲线的曲线图。
[0008]图2A示出了根据本公开内容的一个实施例的具有谐振袋状部的异质结P-TFET的截面视图。
[0009]图2B示出了根据本公开内容的一个实施例的具有谐振袋状部的异质结P-TFET的多维视图。
[0010]图2C示出了根据本公开内容的一个实施例的具有带有低带隙材料的谐振袋状部的异质结P-TFET的能带图。
[0011]图3A示出了根据本公开内容的一个实施例的显示当Sn的百分比在应变层中相对于弛豫层发生变化时价带(VB)偏移的轮廓的曲线图。
[0012]图3B示出了根据本公开内容的一个实施例的显示当Sn的百分比在应变层中相对于弛豫层发生变化时袋状部中的空穴隧穿质量的轮廓的曲线图。
[0013]图4示出了根据本公开内容的一个实施例的具有与异质结n-TFET的IV曲线实质上相同性能的异质结P-TFET的IV曲线。[〇〇14]图5示出了根据本公开内容的一个实施例的用于形成p-TFET的方法流程图。[〇〇15]图6是根据本公开内容的一个实施例的具有异质结TFET的智能设备或计算机系统或SoC(片上系统)。【具体实施方式】
[0016]实施例描述了实现对称n型和p型器件特性(例如，Id相对于Vg的关系曲线)的异质结p-TFET器件(例如，GeSn器件)。在一个实施例中，异质结p-TFET器件具有比GeSn同质结n 型或P型TFET器件更高的电流驱动(例如，多4倍的电流驱动)。一些实施例实现了比当前针对基于CMOS的晶体管可行的更低功率的晶体管。
[0017]在以下描述中，讨论了许多细节以提供对本公开内容的实施例的更加全面的解释。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其它实例中，以框图形式而非用细节示出公知的结构和设备，以便避免使本公开内容的实施例难以理解。
[0018]注意，在实施例的相对应的附图中，用线表示信号。一些线可以较粗，以指示更多成分的信号路径；和/或一些线可以在一端或多端上具有箭头，以指示主要的信息流动方向。这种指示并不是要进行限制。相反，结合一个或多个示例性实施例来使用这些线有助于更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号实际上可以包括可以在任一方向上行进并且可以利用任何适合类型的信号方案来实施的一个或多个信号。
[0019]在整个说明书和权利要求书中，术语“连接”意指连接的物体之间的直接电连接， 而没有任何中间设备。术语“耦合”意指连接的物体之间的直接电连接或通过一个或多个无源或有源中间设备的间接连接。术语“电路”意指被布置为彼此协作以提供期望的功能的一个或多个无源和/或有源部件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”和“所述”的含义包括复数引用。“在……中”的含义包括“在……中”和“在…… 上”。
[0020]术语“缩放”通常指的是将设计(方案和布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常还指的是在相同的技术节点内缩小布局和设备的尺寸。术语“缩放” 还可以指的是相对于另一个参数(例如，电源电平)来调整(例如，减慢)信号频率。术语“大体上”、“接近”、“近似”、“附近”、和“大约”通常指的是在目标值的+/-20%内。
[0021]除非另外规定，否则使用序数词“第一”、“第二”和“第三”等来描述共同的对象，仅指示指代相同对象的不同实例，并且不是要暗示所描述的对象必须采用时间上、空间上的给定的顺序、排名或任何其它方式。
[0022]出于实施例的目的，晶体管是包括漏极端子、源极端子、栅极端子和体端子的场效应晶体管的类型。晶体管还包括使用诸如以下的结构:三栅极和鳍式、栅极全包围圆柱体晶体管、TFET、方波、或可以实施TFET的晶体管功能的其它结构。源极和漏极端子可以是相同的端子并且在此处可互换地使用。本领域中的技术人员将认识到，可以在不脱离本公开内容的范围的情况下使用其它晶体管结构。术语“N”指示n型晶体管，并且术语“P”指示p型晶体管。[〇〇23] 图1A示出了显示M0SFET和TFET的Id相对于Vg的关系曲线的曲线图100。在这个实施例中，曲线100包括栅极电压值的X轴和漏极电流值(被标准化为沟道宽度)的y轴。曲线 102表示M0SFET的电压/电流特性，而曲线104表示TFET的电压/电流特性。[〇〇24]下阈值电压在常规M0SFET中难以得到，因为当阈值电压减小时，接通电流与关断电流(1n/1ff)的比也减小。如此处所提到的，1n指的是当所施加的栅极电压高于阈值电压并且被耦合为高达等于电源电压时穿过晶体管的电流，并且1ff指的是当所施加的栅极电压低于阈值电压并且等于零伏时穿过晶体管的电流。[〇〇25] M0SFET的阈下斜率(S卩，电流从1ff增加到1。?的速率并且被限定为SS = le3/ [dlogl0(I)/dVg])在室温下具有60mV/dec的理论限制，意味着电源电压不能在维持高I〇n/ I〇ff比的同时显著地减小。任何目标1ff值由晶体管的待机功率要求确定;例如，具有零的理论阈下斜率的晶体管将能够在给出低待机功率的非常低的施加电压下操作。1#值对于低功率待机应用(例如，移动计算设备)是重要参数。
[0026]此外，对于低有功功率应用，由于有功功率对电源电压的强烈依赖性，在较低的电源电压下操作是有利的；然而，由于60mv/dec的M0SFET阈下斜率限制，当这些晶体管在低电源电压下操作时，1_明显更低，因为它可以接近阈值电压进行操作。此处，曲线102被示出为具有相对低的电流增加，其中需要大约0.5V来切换到1。?。与M0SFET相比较，TFET可以实现较尖锐的接通性能(即，较陡的斜率)和提高的1n/1ff比。[〇〇27]图1B示出了显示使用同质结和异质结的p-TFET和n-TFET的Id相对于Vg的关系曲线的曲线图120。此处，x轴是栅极电压(以V为单位)并且y轴是漏极电流Id(以iiA/wii为单位)。曲线图120示出了两组曲线一一第一组121a/b和第二组122a/b。此处，第一组包括分别 P型和n型同质结TFET的IV曲线121a和121b。同质结TFET指的是在没有耦合到源极区的袋状部区并且有沿着器件的相同材料(例如，沿着器件的GeSn材料)的情况下的TFET。IV曲线 121a和121b实质上是相同的，这显示p型和n型同质结TFET类似地运转;然而，它们的驱动电流Id输出小于n型异质结TFET的驱动电流Id输出。此处，第二组包括异质结p型和n型TFET的 IV 曲线 122a 和 122b。[〇〇28]异质结TFET是具有耦合到源极区的袋状部的TFET。此处，对TFET使用一种原子类型的合金材料的相同百分比(例如，7.5 %的Sn)。在一个实施例中，在袋状部区中的一种原子类型的合金材料的额外百分比(例如，20%的Sn)的情况下，与器件的其余部分相比较，产生在与同质结TFET相比较的来自n型TFET的更高电流输送(8卩，IV曲线121b显示在相同Vg下比IV曲线122a/b更高的电流)。然而，当在异质结p型TFET的袋状部区中添加相同的20%额外的源极材料时，与器件的其余部分相比较，由异质结P型TFET提供与同质结TFET相比较更低的电流输送(即，IV曲线121b显示对于相同Vg的比IV曲线121b和122a/b更低的电流)。
[0029]这个性能是反直观的，因为在分别具有Sn的较高百分比的异质结n型和p型TFET中形成耦合到源极区的袋状部区被认为是，与同质结TFET的电流驱动相比较对于相同的Vg增加异质结n型和p型TFET的电流输出。与p型异质结TFET相比较，n型异质结TFET的这个不对称的电流性能不是合乎需要的。此处所述的一些实施例实现了对称的n型和p型异质结TFET 器件特性(即，实质上相同的IV曲线)，并且也提供比基于同质结TFET的n型和p型器件更高的驱动电流(例如，与基于同质结TFET的n型和p型器件的驱动电流相比较，一些实施例提供了 4倍的驱动电流)。
[0030]图2A示出了根据本公开内容的一个实施例的具有谐振袋状部的异质结P-TFET的截面视图200。在这个实施例中，p-TFET 200被示为制作于半导体衬底202上;这个半导体衬底可以包括任何适当的半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化铟(InAs)、硅锗 (Sin)、锗锡(GeSn)、硅锗锡(SiGeSn)、或任何其它m-V族或I1-VI族半导体。[0〇31 ]衬底202可以是惨杂的、未惨杂的或在其中包含惨杂和未惨杂区。衬底202也可以包括一个或多个掺杂(n或p)区；如果它包括多个掺杂区，则这些区可以是相同的，或它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区被称为“阱”，并且可以用于限定各种器件区。[〇〇32] 在这个实施例中，p-TFET 200被示出为包括源极区204、漏极区206、位于源极区与漏极区之间的沟道区208、以及设置在沟道区之上的栅极叠置体，该栅极叠置体包括栅极电介质212和栅极导体210 J-TFET源极区204可以包括掺杂有n型掺杂剂物质的半导体材料， 漏极区206可以包括掺杂有p型掺杂剂物质的半导体材料。在一些实施例中，漏极区206和源极区204掺杂有相对的载流子。在一个实施例中，为了最佳性能，沟道区208可以是掺杂的、 轻掺杂的或未掺杂的。高于施加到栅极叠置体的阈值电压的栅极电压(Vg)将p-TFET 200从关断状态切换到接通状态。
[0033]当空穴或电子穿过由所施加的栅极电压调制的在源极/沟道结处的势皇时，出现栅极之下的隧穿。当栅极电压高时，在源极/沟道结处的势皇宽并且隧穿被抑制，从而给出低1ff电流。当栅极电压低时，势皇变窄并且隧穿电流高，从而给出1n电流和高1n/1ff比。 这提供了较低的阈下斜率，这允许较低的操作电压被使用。在这个实施例中，载流子(空穴或电子)在P-TFET的源极/沟道结处在源极的导带到沟道区的价带之间进行隧穿，其中它们容易传送到漏极区206。势皇取决于源极处的导带与p-TFET 200的沟道中的价带之间的能量分离。在由同质材料组成的TFET中的这个能带分离(其为隧穿势皇)是那种材料的带隙。 [〇〇34]因此，与在低电源电压下的M0SFET相比较，TFET实现了更高的W直。回顾图1，与 M0SFET曲线102相比较，曲线104示出了InAs TFET的电压/电流特性，InAs TFET被示为实现尖锐的接通性能(即，较低的阈下斜率)。然而，如图1中所示，当电压高于0.3V时，曲线104趋平。回顾图2A，这个曲线取决于源极204与沟道208之间的带隙。[〇〇35]为了进一步增强p-TFET 200的隧穿电流，异质材料214的谐振袋状部被提供在p-TFET器件的源极/沟道结处。在一个实施例中，袋状部214可以包括具有与用于p-TFET 200 的其它部件的半导体材料不同的带隙的任何半导体材料，例如锑化镓(GaSb)或InAs。在一个实施例中，选择袋状部214的带隙，以使得与同质器件相比较，隧穿势皇在异质器件中降低。[〇〇36] 如以下进一步更详细讨论的，选择袋状部214的尺寸以进一步增强p-TFET 200的结电流(即，增强沟道208中的隧穿电流)，从而使晶体管具有低1ff和高1。?值。1。打由器件的带隙确定，即带隙越大，I of f越低;然而，高带隙也使I on降低。因此，在这个实施例中，p-TFET 200的主体被配置为具有较高的带隙，而袋状部214对于低隧穿势皇在源极/沟道结处产生较低的带隙。
[0037]在一个实施例中，金属接触部耦合到n+和p+掺杂区中的每个区以分别提供源极和漏极接触部。位于栅极金属之下的rT掺杂有源区可以过度延伸，从而形成如图所示的栅极欠重叠。在一个实施例中，P-TFET是鳍状结构(双栅极FET)、三栅极或多栅极、基于圆形或正方形纳米线的FET器件。[〇〇38]图2B示出了根据本公开内容的一个实施例的具有谐振袋状部的异质结p-TFET的多维视图220。要指出的是，图2B的具有与任何其它图的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。此处，示出了在栅极之下形成的沟道221(与沟道208相同)。[〇〇39]图2C示出了根据本公开内容的一个实施例的具有带有低带隙材料的谐振袋状部的异质结P-TFET的能带图230。要指出的是，图2C的具有与任何其它图的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
[0040]此处，x轴是从源极区206到漏极区204的距离“X”，并且y轴是以电子伏(eV)为单位的导带和价带的能量E。此处，能量刻度上的数字指示离真空水平的距离。在关断状态中，存在异质结P-TFET的源极与沟道之间的宽势皇，并且作为结果，没有隧穿出现。此处，当栅极 212耦合到高电源时，关断状态出现。当栅极电压超过阈值电压时，异质结p-TFET的源极与沟道之间的势皇变得足够窄以允许相当大的隧穿电流(即，切换到接通状态)。此处，231显示具有比器件的其余部分更低的导带边缘和更高的价带边缘的袋状部能带图；233显示在袋状部与沟道之间的过渡处的价带的突然变化;并且232显示比漏极中的价带边缘更低的源极的价带边缘。
[0041]在一个实施例中，袋状部区214(其影响由凸块233指示)为输送方向上的载流子创建量子阱。在所有能量下，载流子可能不会等同地传输穿过这个量子阱。存在最佳能量，为此，传输可以增强(或是谐振的)。在不理解谐振水平效应可能导致不准确的器件目标(即， 袋状部材料可以展示与常规同质结TFET相同或更差的性能)的情况下在p-TFET中实施异质材料的袋状部。在一些实施例中，P-TFET晶体管主体的限制和异质结材料的袋状部尺寸可以被配置为优化谐振状态的能级以输送提高的TFET晶体管特性。
[0042]曲线200示出了具有由来自经典的m-V、IV-1V、和IV族(例如，Ge、GaSb)的高掺杂 n型(例如，n++掺杂)材料制成的源极区的p型TFET的能带对准。在一个实施例中，漏极区由高掺杂P型(例如，P++掺杂)材料制成。如图2B所示的，像这样的器件中的栅极将通常/理想地全环绕沟道材料/区(例如，轻掺杂的)或至少从一侧接触这个区。在栅极金属与沟道材料/区 (例如，轻掺杂的)之间存在电介质材料(例如，高K材料)。回顾图2C，袋状部是显示袋状部在空间上沿着x轴位于哪里的占位符。
[0043]在一个实施例中，袋状部214增强驱动电流，假设较低的带隙材料被添加在袋状部 214中。由于GeSn带隙随着Sn的百分比的增加而减小，所以较高百分比的Sn预期具有较低的带隙，从而具有较高的驱动电流。尽管以上的假设适用于n型异质TFET，但与p-TFET的其它区中的Sn的百分比相比较，p-TFET的袋状部214中的Sn的百分比增加会减小驱动电流，甚至使驱动电流低于来自同质结P-TFET的驱动电流。根据一个实施例，参考图3A-B解释并解决了这种异常现象。[〇〇44]图3A示出了根据本公开内容的一个实施例的显示当Sn的百分比在应变层中相对于弛豫层发生变化时价带(VB)偏移的轮廓的曲线图300。此处，x轴是应变层(S卩，袋状部214 区)中的Sn的百分比，并且y轴是弛豫层(S卩，源极206、沟道221、漏极204区而不是袋状部 214)中的Sn的百分比。尽管参考Sn解释了实施例，但可以使用其它元素和/或化合物。例如， 如SnS1、InGaAs的材料可以通过改变化合物的一个原子的原子百分比而具有类似的性能。 [〇〇45]点划线301示出了当袋状部214中的Sn的百分比等于弛豫层中的Sn的百分比时的 VB。此处，袋状部区214是应变区，而源极、沟道、和漏极区是弛豫层。点划线301上的一个特定点被示出为交叉点304 偏移在302和303的方向上产生轮廓，从而导致较大的VB偏移。 当袋状部区214中的Sn的百分比相对于弛豫层中的Sn的百分比(在这个示例中，弛豫层中的 Sn的百分比被保持在7.5 % )增加到20 % (S卩，在交叉点306处)时，袋状部区214的带隙减小 (例如，减小了 125mV)交叉点304处的袋状部区214的带隙。
[0046]如以上所讨论的，减小袋状部区214中的带隙预期会增加p-TFET的驱动电流。从曲线图300的另一感兴趣的观察是，当袋状部区214中的Sn的百分比相对于弛豫层中的Sn的百分比减小到0% (即，在交叉点305处)时，袋状部区214的带隙也减小。然而，隧穿质量的效应不只通过曲线图300被理解。正如带隙影响隧穿电流一样，空穴的隧穿质量也影响隧穿电流 (BP，驱动电流)。[〇〇47]图3B示出了根据本公开内容的一个实施例的显示当Sn的百分比在应变层中相对于弛豫层发生变化时袋状部中的空穴隧穿质量的轮廓的曲线图320。要指出的是，图3B的具有与任何其它图的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。此处，x轴是应变层(即，袋状部214区)中的Sn的百分比，并且y轴是弛豫层(即，源极206、沟道221、漏极204区而不是袋状部214)中的Sn的百分比。
[0048]在322的方向上的袋状部区214中的空穴隧穿质量的轮廓产生较高的质量，而在 323的方向上的袋状部区214中的空穴隧穿质量的轮廓产生较低的质量。继续图3A的示例， 通过对应变层(即，袋状部区214)选择20%的Sn并且对弛豫层保持Sn的百分比为7.5% (如由交叉点306所示)，袋状部区214中的空穴隧穿质量变得更高(如由交叉点326所示)。袋状部区214中的高空穴隧穿质量减小隧穿电流。在这个示例中，袋状部区214中的高空穴隧穿质量对隧穿电流的影响比由袋状部区214中的20 % Sn(与弛豫区中的Sn的百分比相比较)实现的较低带隙的影响更占主导地位。此处，空穴质量从例如大约〇.lmo增加了2.3倍到大约 0.23m〇,其中mo是自由电子质量。[〇〇49]当袋状部区214中的Sn的百分比减小并且变得等于弛豫区中的Sn的百分比(例如， 如由交叉点324所示的7.5 % )时，袋状部214中的空穴隧穿质量减小，这帮助增加隧穿电流， 但当Sn的百分比处于交叉点304处时袋状部区214中的带隙增加。对于相同的所施加栅极电压，较高的带隙减小隧穿电流。注意，交叉点324指的是基于同质结的TFET，其中袋状部区中的Sn的百分比与在弛豫层中的Sn的百分比相同。
[0050]在一个实施例中，当与弛豫区中的Sn的百分比(例如，如由交叉点325所示的7.5%)相比较袋状部区214中的Sn的百分比进一步减小(例如，到0%)时，袋状部区214中的空穴隧穿质量减小，但当Sn的百分比处于交叉点305处时袋状部区214中的带隙也减小。在这个实施例中，袋状部214中的低空穴隧穿质量对隧穿电流的影响比由袋状部区214中的 0 % Sn(与弛豫区中的Sn的百分比(S卩7.5 % )相比较)实现的较低带隙的影响更不占主导地位。P-TFET的这个实施例的技术效应是，穿过袋状部区214的隧穿电流增大并且变得与异质结n-TFET的隧穿电流实质上相同。[〇〇511在一个实施例中，当在袋状部区214中将Sn的百分比保持在0%时，并且进一步增加弛豫层中的Sn的百分比(例如，将其增加到高于7.5 %到10 % )时，进一步增大了p-TFET器件的隧穿电流。[〇〇52]图4示出了根据本公开内容的一个实施例的具有与异质结n-TFET的IV曲线实质上相同性能的异质结P-TFET的IV曲线400。此处，x轴是栅极电压(V)，并且y轴是以iiA/wii为单位的漏极电流Id。同质结n-TFET和p-TFET的Id由IV曲线401示出。在应变区(S卩，袋状部区 214)中使用0%Sn和在弛豫层中使用10%Sn的异质结p-TFET的Id由IV曲线402示出。在应变区(即，袋状部区)中使用20%Sn和在弛豫层中使用7.5%Sn的异质结n-TFET的Id由IV曲线 403示出。在这个实施例中，p-TFET的电流驱动变得与跨栅极电压的n-TFET的电流驱动实质上相同。在这个示例中，异质结TFET实现比使用7.5 %的Sn的同质结TFET高3.8倍的电流驱动。[〇〇53]图5示出了根据本公开内容的一个实施例的用于形成p-TFET的方法流程图500。尽管以特定的顺序示出了参考图5的流程图中的方框，但可以修改动作的顺序。因此，所示实施例可以按不同的顺序执行，并且一些动作/方框可以并行地执行。根据一些实施例，图5中所列出的一些方框和/或操作是可选的。所呈现的方框的编号是为了清楚的目的并且并不是要规定各种方框必须出现的操作的顺序。另外，可以在各种组合中利用根据各种流程的操作。[〇〇54]在方框501，形成具有第一导电类型的漏极区204(即，p+掺杂区)。在方框502,形成具有第二导电类型的源极区206(即，n+掺杂区)。在方框503,形成栅极区212以在将电压施加在栅极上时引起沟道区的形成。在方框504,在源极区204的结附近形成袋状部区504,其中，袋状部区214由具有比源极、漏极、以及沟道区的一种类型的原子的百分比(例如，源极、 漏极、以及沟道区具有10%的Sn)更低百分比的一种类型的原子(例如，0%的Sn)的材料(例如，Sn)形成。[〇〇55]图6是根据本公开内容的一个实施例的具有TFET的智能设备或计算机系统或SoC (片上系统)。要指出的是，图6的具有与任何其它图的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
[0056]图6示出了移动设备的实施例的框图，其中，可以使用平面接口连接器。在一个实施例中，计算设备1700代表移动计算设备，例如计算平板电脑、移动电话或智能电话、支持无线的电子阅读器、或其它无线移动设备。可以理解的是，总体上示出了某些部件，而未在计算设备1700中示出这种设备的所有部件。[〇〇57]在一个实施例中，计算设备1700包括具有参考所讨论的实施例而描述的TFET的第一处理器1710。计算设备1700的其它框也可以包括参考实施例所描述的TFET。本公开内容的各个实施例还可以包括1770内的网络接口，例如无线接口，以使系统实施例可以被并入到例如蜂窝电话或个人数字助理的无线设备中。
[0058] 在一个实施例中，处理器1710(和/或处理器1790)可以包括一个或多个物理设备， 例如:微处理器、应用处理器、微控制器、可编程逻辑器件、或其它处理模块。由处理器1710 执行的处理操作包括操作平台或操作系统的执行，在所述操作平台或操作系统上执行应用程序和/或设备功能。处理操作包括与同人类用户或其它设备的1/〇(输入/输出)有关的操作、与功率管理有关的操作、和/或与将计算设备1700连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。[〇〇59]在一个实施例中，计算设备1700包括音频子系统1720,音频子系统1720代表与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、 编码解码器)部件。音频功能可以包括扬声器和/或耳机输出、以及麦克风输入。用于这种功能的设备可以被集成到计算设备1700中，或被连接到计算设备1700。在一个实施例中，用户通过提供由处理器1710接收并处理的音频命令来与计算设备1700交互。
[0060]显示子系统1730代表为用户提供视觉和/或触觉显示以用于与计算设备1700交互的硬件(例如，显示设备)和软件(例如，驱动器)部件。显示子系统1730包括显示接口 1732， 显示接口 1732包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口 1732包括与处理器1710分开的逻辑单元，以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1730包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。[00611 I/O控制器1740代表与同用户的交互有关的硬件设备和软件部件。I/O控制器1740 能够操作用于管理硬件，所述硬件是音频子系统1720和/或显示子系统1730的部分。另外， I/O控制器1740示出了用于连接到计算设备1700的附加设备的连接点，用户可以通过该附加设备与系统交互。例如，可以附接到计算设备1700的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或辅助键盘设备、或与诸如读卡器或其它设备等特定应用一起使用的其它I/O设备。[〇〇62] 如上所述，I/O控制器1740可以与音频子系统1720和/或显示子系统1730交互。例如，通过麦克风或其它音频设备的输入可以为计算设备1700的一个或多个应用或功能提供输入或命令。另外，替代显示输出，或者除了显示输出之外，可以提供音频输出。在另一个示例中，如果显示子系统1730包括触摸屏，那么显示设备也可以充当输入设备，所述输入设备可以至少部分地由I/O控制器1740来管理。在计算设备1700上还可以存在附加的按钮或开关，以提供由I/O控制器1740管理的I/O功能。[〇〇63] 在一个实施例中，I/O控制器1740管理诸如如下设备:加速度计、照相机、光传感器或其它环境传感器、或可以包括在计算设备1700中的其它硬件。输入可以是直接用户交互的部分、以及向系统提供环境输入以影响其操作(例如，对噪声的滤波、针对亮度检测来调整显示、给相机应用闪光等、或其它特征)。[〇〇64] 在一个实施例中，计算设备1700包括功率管理1750,功率管理1750管理电池用电量、电池的充电、以及与节能操作有关的特征。存储器子系统1760包括用于在计算设备1700 中存储信息的存储器设备。存储器可以包括非易失性(在中断对存储器设备的供电的情况下，状态不改变)和/或易失性(在中断对存储器设备的供电的情况下，状态不确定)存储器设备。存储器子系统1760可以存储应用数据、用户数据、音乐、相片、文档、或其它数据、以及与执行计算设备1700的应用和功能有关的系统数据(无论是长期的或是暂时的)。
[0065]实施例的元件还被提供为用于存储计算机可执行指令(例如，用于实施本文中所讨论的任何其它过程的指令)的机器可读介质(例如，存储器1760)。机器可读介质(例如，存储器1760)可以包括但不限于:闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPR0M、磁卡或光卡、相变存储器(PCM)、或适合于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，本公开内容的实施例可以作为计算机程序(例如，B1S)被下载，可以经由通信链路(例如，调制解调器或网络连接)通过数据信号的方式将计算机程序从远程计算机 (例如，服务器)传输到请求计算机(例如，客户)。[〇〇66]连接1770包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动器、协议堆栈)，以使计算设备1700能够与外部设备进行通信。计算设备1700可以是单独的设备，例如其它计算设备、无线接入点或基站、以及诸如耳机、打印机、或其它设备等外围设备。[〇〇67]连接1770可以包括多个不同类型的连接。概括地说，计算设备1700被示出为具有蜂窝式连接1772和无线连接1774。蜂窝式连接1772通常指代由无线运营商提供的蜂窝式网络连接，例如经由GSM(全球移动通信系统)或变体或衍生物、CDMA(码分多址)或变体或衍生物、TDM(时分复用)或变体或衍生物、或其它蜂窝服务标准所提供的蜂窝式网络连接。无线连接(或无线接口)1774指代非蜂窝式无线连接，并且可以包括个域网(例如蓝牙、近场等)、 局域网(例如W1-Fi)、和/或广域网(例如WiMax)、或其它无线通信。[〇〇68]外围连接1780包括用于进行外围连接的硬件接口和连接器、以及软件部件(例如， 驱动器，协议堆栈)。可以理解的是，计算设备1700既可以是至其它计算设备的外设设备 (“至” 1782)、也可以具有连接到它的外围设备(“来自” 1784)。计算设备1700通常具有用于连接到其它计算设备的“对接”连接器，以用于例如管理(例如，下载和/或上传、改变、同步) 计算设备1700上的内容的目的。另外，对接连接器可以允许计算设备1700连接到允许计算设备1700控制输出到例如影音系统或其它系统的内容的特定的外围设备。
[0069]除了专用的对接连接器或其它专用的连接硬件以外，计算设备1700可以经由常见的或基于标准的连接器来进行外围连接1780。常见的类型可以包括通用串行总线(USB)连接器(其可以包括任何数量的不同硬件接口)、包括微型显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线或其它类型。
[0070]在说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其它实施例”的引用意指结合实施例所描述的特定特征、结构或特性包括在至少一些实施例中，而不一定包括在所有实施例中。“实施例” “一个实施例”或“一些实施例”的多处出现不一定全都指代同一实施例。如果说明书陈述“可以”、“可能”、或“能够”包括部件、特征、结构、或特性，则不需要包括特定的部件、特征、结构或特性。如果说明书或权利要求书提及“一”元件，那么这并非意指仅存在元件中的一个元件。如果说明书或权利要求书提及“附加”元件，那么这并不排除存在多于一个附加元件。[〇〇71]此外，特定特征、结构、功能或特性可以以任何适合的方式结合到一个或多个实施例中。例如，第一实施例可以与第二实施例在与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方进行结合。
[0072]尽管已经结合本公开内容的特定实施例对本公开内容进行了描述，但是鉴于前述描述，对于本领域技术人员而言，对这些实施例的许多替换、修改和变形将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。本公开内容的实施例旨在包含落入所附权利要求书的宽泛范围内的所有这种替代、修改和变形。
[0073]另外，为了图示和讨论简单，并且为了不使本公开内容难以理解，可以或可以不在所呈现的图中显示与集成电路(1C)芯片和其它部件的公知的电源/接地连接。此外，为了避免使本公开内容难以理解，并且还鉴于关于这种框图布置的实施方式的细节高度依赖要实施本公开内容的平台的事实(即，这种细节应该完全在本领域技术人员的见识内)，可以用框图的形式显示布置。在阐述了具体细节(例如，电路)以便于描述本公开内容的示例性实施例的情况下，对于本领域技术人员显而易见的是，可以在没有这些具体细节或在这些具体细节发生改变的情况下实践本公开内容。因此，说明书被认为是说明性的而非限制性的。
[0074]以下示例属于进一步的实施例。示例中的细节可以在一个或多个实施例中的任何地方使用。还可以针对方法或过程来实施本文中所描述的装置中的所有可选的特征。
[0075]例如，提供了隧穿场效应晶体管(TFET)，其包括:具有第一导电类型的漏极区；具有与第一导电类型相对的第二导电类型的源极区；使沟道区在源极区与漏极区之间形成的栅极区；以及设置在源极区的结附近的袋状部，其中袋状部的区由一种材料形成，该材料具有的一种类型的原子的百分比比源极区、沟道区、以及漏极区中的这种类型的原子的百分比低。[〇〇76]在一个实施例中，材料来自于周期表的m-V族。在一个实施例中，材料是Sn，并且其中袋状部中的Sn的百分比实质上为零，并且其中源极区、沟道区和漏极区中的Sn的百分比为10%。在一个实施例中，袋状部中的材料具有这样的百分比，以便于降低隧穿质量并且减小袋状部的带隙。在一个实施例中，第一导电类型是P型并且第二导电类型是n型。在一个实施例中，TFET是p型TFET。在一个实施例中，TFET是FinTFET、三栅极、或基于正方形非线 (square non-wire based)的器件。[〇〇77]在另一个示例中，提供了形成p型TFET的方法，其包括:形成具有第一导电类型的漏极区；形成具有与第一导电类型相对的第二导电类型的源极区；形成使沟道区在源极区与漏极区之间形成的栅极区；以及形成设置在源极区的结附近的袋状部，其中袋状部的区由一种材料形成，该材料具有的一种类型的原子的百分比比源极区、沟道区、以及漏极区中的这种类型的原子的百分比低。[〇〇78]在一个实施例中，材料来自于周期表的m-V族。在一个实施例中，材料是Sn，并且其中袋状部中的Sn的百分比实质上为零，并且其中源极区、沟道区和漏极区中的Sn的百分比为10%。在一个实施例中，袋状部中的材料具有这样的百分比，以便于降低隧穿质量并且减小袋状部的带隙。在一个实施例中，第一导电类型是P型并且第二导电类型是n型。在一个实施例中，TFET是p型TFET。在一个实施例中，TFET是FinTFET、三栅极、或基于正方形非线的器件。[〇〇79]在另一个示例中，提供了一种系统，其包括:存储器;耦合到存储器的处理器，该处理器具有根据以上所讨论的TFET的TFET;以及用于允许处理器与另一设备通信的无线天线。在一个实施例中，系统还包括显示单元。在一个实施例中，显示单元是触摸屏。
[0080]提供了允许读者确定技术公开的本质和要点的摘要。摘要在理解其将不用于限制权利要求的范围或含义的情况下被提交。所附权利要求由此被并入【具体实施方式】中，每个权利要求作为其自身的单独实施例。
【主权项】
1.一种隧穿场效应晶体管(TFET)，包括:漏极区，所述漏极区具有第一导电类型；源极区，所述源极区具有与所述第一导电类型相对的第二导电类型；栅极区，所述栅极区使沟道区在所述源极区与所述漏极区之间形成；以及 袋状部，所述袋状部设置在所述源极区的结附近，其中，所述袋状部的区由一种材料形 成，所述材料具有的一种类型的原子的百分比比所述源极区、所述沟道区、以及所述漏极区 中的所述一种类型的原子的百分比低。2.根据权利要求1所述的TFET，其中，所述材料来自于周期表的m-V族。3.根据权利要求1所述的TFET，其中，所述材料是Sn，并且其中，所述袋状部中的Sn的百 分比实质上为零，并且其中，所述源极区、所述沟道区、以及所述漏极区中的Sn的百分比为 10%〇4.根据权利要求1所述的TFET，其中，所述袋状部中的所述材料具有这样的百分比，以 便于降低隧穿质量并且减小所述袋状部的带隙。5.根据权利要求1所述的TFET，其中，所述第一导电类型是p型并且所述第二导电类型 是n型。6.根据权利要求1所述的TFET，其中，所述TFET是p型TFET。7.根据权利要求1所述的TFET，其中，所述TFET是FinTFET、三栅极、或基于正方形非线 的器件。8.—种形成p型TFET的方法，所述方法包括:形成漏极区，所述漏极区具有第一导电类型；形成源极区，所述源极区具有与所述第一导电类型相对的第二导电类型；形成栅极区，所述栅极区使沟道区在所述源极区与所述漏极区之间形成；以及 形成袋状部，所述袋状部设置在所述源极区的结附近，其中，所述袋状部的区由一种材 料形成，所述材料具有的一种类型的原子的百分比比所述源极区、所述沟道区、以及所述栅 极区中的所述一种类型的原子的百分比低。9.根据权利要求8所述的方法，其中，所述材料来自于周期表的m-v族。10.根据权利要求8所述的方法，其中，所述材料是Sn，并且其中，所述袋状部中的Sn的 百分比实质上为零，并且其中，所述源极区、所述沟道区、以及所述漏极区中的Sn的百分比 为 10% 〇11.根据权利要求8所述的方法，其中，所述袋状部中的所述材料具有这样的百分比，以 便于降低隧穿质量并且减小所述袋状部的带隙。12.根据权利要求8所述的方法，其中，所述第一导电类型是p型并且所述第二导电类型 是n型。13.根据权利要求8所述的方法，其中，所述TFET是p型TFET。14.根据权利要求8所述的方法，其中，所述TFET是FinTFET、三栅极、或基于正方形非线 的器件。15.—种系统，包括:存储器；处理器，所述处理器耦合到所述存储器，所述处理器具有根据TFET权利要求1到7中的任一项所述的TFET;以及无线天线，所述无线天线用于允许所述处理器与另一设备通信。16.根据权利要求15所述的系统，还包括显示单元。17.根据权利要求16所述的系统，其中，所述显示单元是触摸屏。
【文档编号】H01L29/78GK106062967SQ201480076421
【公开日】2016年10月26日
【申请日】2014年3月27日
【发明人】U·E·阿维奇, R·科特利尔, I·A·扬
【申请人】英特尔公司