一种3d全局像元结构及其制备方法
【专利摘要】本发明公开了一种3D全局像元结构及其制备方法，包括在第一硅衬底层上制作的光电信号产生电路单元和在第二硅衬底层上制作的信号存储电容单元，光电信号产生电路单元与信号存储电容单元在竖直方向上排布，并通过通孔、金属连线与接触孔之间的连接来实现光电信号产生电路单元与信号存储电容单元的互连；本发明通过采用背照工艺和3D堆叠结构，在不同层面制作立体单元结构，可以实现光电信号产生电路单元与信号存储电容单元的垂直互连，从而不仅提高了外界与感光二极管之间的光通路，改善了信号存储电容的光隔离度，而且减小了像素单元所占用的芯片面积。
【专利说明】
一种3D全局像元结构及其制备方法
技术领域
[0001]本发明涉及半导体图像感测技术领域，更具体地，涉及一种采用3D结构的高填充因子全局快门像素单元及其制备方法。
【背景技术】
[0002]传统的全局快门像素技术主要应用于CCD图像传感器。由于CMOS图像传感器的不断普及，且由于机器视觉、电影制作、工业、汽车和扫描应用要求必须以高图像品质捕捉快速移动的物体，各大图像传感器厂商已经致力于克服在CMOS图像传感器上使用全局快门像素技术的相关传统障碍。在这种努力下，所提供的全局快门像素技术具有更小的像素尺寸、更大的填充系数、更低的暗电流和更低的噪声，使得CMOS图像传感器在更多应用中成为CCD传感器的可行替代方案。
[0003]传统的全局像元中感光二极管和信号存储及读出电路单元器件均制作在同一平面内，其存储单元需要占用较大的面积来制作存储信号的电容。因此，全局像元的面积始终难以减小，填充系数始终较小。并且，感光单元、存储电容和读出电路三者之间容易互相干扰。
[0004]美国专利US20150035028A1公开了一种图像传感器，其采用在不同层面制作立体全局像元结构。该结构虽然实现了将感光二极管和像素其他电路的分离，以减小像素面积，但像素的感光二极管、电容和读出电路需要分为三部分制作，其制作难度较高，结构过于复杂。且其电容与感光二极管、读出电路之间的通路较易引入更多的寄生电阻、电容，从而增大像素的读出噪声。
【发明内容】
[0005]本发明的目的在于克服现有技术存在的上述缺陷，提供一种3D全局像元结构及其制备方法，采用背照工艺和3D堆叠结构，在不同层面制作立体像素单元结构，以实现光电信号产生电路单元与信号存储电容单元的垂直互连。
[0006]为实现上述目的，本发明的技术方案如下:
[0007]—种3D全局像元结构，至少包括光电信号产生电路单元与信号存储电容单元，所述光电信号产生电路单元与信号存储电容单元在竖直方向上排布；
[0008]所述光电信号产生电路单元设置于第一硅衬底层上，其包括:
[0009]所述第一硅衬底层背面从上往下依次设置的微透镜、色彩过滤层和抗反射涂层；
[0010]所述第一硅衬底层正面从上往下依次设置的感光二极管及其一侧的信号读出电路单元、第一电介质层、第一后道金属层、第二电介质层，以及位于所述感光二极管周边填充有电介质的隔离槽；
[0011]所述信号读出电路单元设有电平复位开关管、信号传输管、第一源跟随器、预充电管、第一-第四存储控制开关管、第二源跟随器及行选输出管，其为MOSFET器件，各MOSFET器件通过第一电介质层与第一后道金属层实现隔离，并通过位于第一电介质层的第一接触孔与第一后道金属层实现互连；
[0012]所述信号存储电容单元设置于第二硅衬底层上，其包括:
[0013]所述第二硅衬底层背面从上往下依次设置的光遮蔽层、第三电介质层，光遮蔽层连接第二电介质层；
[0014]所述第二硅衬底层正面从上往下依次设置的MOSFET电容、第四电介质层、第二后道金属层;所述MOSFET电容包括第一、第二采样电容，所述第一、第二采样电容通过第四电介质层与第二后道金属层实现隔离，并通过位于第四电介质层的第二接触孔与第二后道金属层实现互连；
[0015]贯通所述第二硅衬底层设置的垂直第一、第二通孔，所述第一、第二通孔的上端穿过第二电介质层连接第一后道金属层、下端连接第二后道金属层，所述第一、第二通孔内沉积有金属;所述第一存储控制开关管的源极与第一采样电容的栅极之间通过第一通孔实现互连，所述第二存储控制开关管的源极与第二采样电容的栅极之间通过第二通孔实现互连；
[0016]其中，所述电平复位开关管的漏极接复位电压、栅极接像素单元的第一输入端RX、源极接信号传输管的源极，信号传输管的漏极与感光二极管的阴极相连、栅极与像素单元的第二输入端TG相连，第一源跟随器的漏极接电源电压、源极与预充电管的漏极相连，预充电管的源极接地、栅极接像素单元的第三输入端PC，第一源跟随器的源极以及预充电管的漏极与第一、第二存储控制开关管的漏极相连，第一存储控制开关管的源极与第一采样电容的栅极以及第三存储控制开关管的漏极相连，第二存储控制开关管的源极与第二采样电容的栅极以及第四存储控制开关管的漏极相连，第三、第四存储控制开关管的源极与第二源跟随器的栅极相连，第二源跟随器的源极与行选输出管的漏极相连，第一-第四存储控制开关管的栅极分别接像素单元的第四-第七输入端S1-S4，第二源跟随器的漏极与电源电压相连，行选输出管的栅极接像素单元的第八输入端RS，行选输出管的源极作为整个像素单元的输出端，第一、第二采样电容的源极、漏极、体接地。
[0017]优选地，所述第一-第四电介质层的材料均为绝缘材料。
[0018]优选地，所述第一-第四电介质层的材料均为氧化硅。
[0019]优选地，所述硅衬底的材料为单晶硅。
[0020]一种上述的3D全局像元结构的制备方法，包括:
[0021]提供一第一硅衬底，在第一硅衬底上进行感光二极管的制作，并完成P阱注入，在P阱中完成光电信号产生电路单元的信号读出电路单元中各MOFET器件的制作；
[0022]在感光二极管周边形成隔离槽，并填充电介质；
[0023]在所述第一硅衬底上生长第一电介质层，并完成光电信号产生电路单元第一接触孔、第一后道金属层连线及PAD的制作；
[0024]淀积第二电介质层，并在其上制作光遮蔽层；
[0025]在光遮蔽层上淀积第三电介质层，并在其上淀积硅外延层，作为第二硅衬底；
[0026]对第二硅衬底进行P阱注入，并在P阱中完成信号存储电容单元中采样电容的制作；
[0027]淀积第四电介质层，采用硅通孔技术在第一后道金属层上方形成与其相连的垂直通孔，并制作金属插塞；
[0028]完成信号存储电容单元第二接触孔、第二后道金属层连线及PAD的制作，并使第二后道金属层连线与通孔上端接触；
[0029]对第一硅衬底背面进行减薄，然后将其翻转，使其背面朝上；
[0030]在第一硅衬底层背面淀积抗反射涂层，在抗反射涂层上方制作色彩过滤层，在色彩过滤层上方制作聚光微透镜。
[0031]优选地，采用大马士革工艺制作金属光遮蔽层。
[0032]优选地，采用硅通孔技术在第一后道金属层上方形成与其相连的垂直通孔，并制作金属插塞的制作方法包括:
[0033]进行光刻、刻蚀，从第四电介质层表面向下形成垂直的通孔，并停止在第一后道金属层；
[0034]在整个第四电介质层平面淀积第五电介质层，进行光刻、刻蚀选择性去除通孔之外以及通孔底部的部分第五电介质层材料，仅保留通孔侧壁处的部分第五电介质层材料；
[0035]在通孔中淀积电镀种子层，并通过电镀填充金属，形成金属插塞。
[0036]从上述技术方案可以看出，本发明通过采用背照工艺和3D堆叠结构，并利用硅通孔技术，在不同层面制作立体全局像元结构，可实现光电信号产生电路单元与信号存储电容单元的垂直互连，从而不仅提高了外界与感光二极管之间的光通路，改善了信号存储电容的光隔离度，而且有效减小了像素单元所占用的芯片面积。
【附图说明】
[0037]图1是本发明一较佳实施例的一种3D全局像元结构示意图；
[0038]图2是本发明一较佳实施例的一种3D全局像元结构电路原理图；
[0039]图3-图15是本发明一较佳实施例的一种3D全局像元结构的制备方法的工艺流程示意图。
【具体实施方式】
[0040]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0041]本发明的3D全局像元结构，至少包括在第一硅衬底层上制作的光电信号产生电路单元和在第二硅衬底层上制作的信号存储电容单元;光电信号产生电路单元与信号存储电容单元在竖直方向上排布，并通过通孔、接触孔及金属层的连接来实现光电信号产生电路单元与信号存储电容单元的互连，可提高外界与感光二极管的光通路，改善信号存储电容的光隔离度，同时也可大大减小像素单元所占用的芯片面积。
[0042]以下结合图1-15和具体实施例对本发明作进一步详细说明。需要说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
[0043]在本实施例中，请参阅图1，其显示一种具有3D结构的1T全局快门像素单元。如图1所示，本发明的3D全局像元结构，包括设置在第一硅衬底层上的光电信号产生电路单元100和设置在第二硅衬底层上的信号存储电容单元200(如图示以虚线框分割的上、下两个部分100、200所指)。
[0044]请参阅图1。所述光电信号产生电路单元中，在所述第一硅衬底层01的背面，从上往下依次设置有微透镜19、色彩过滤层18和抗反射涂层17。在所述第一硅衬底层01的正面，从上往下依次设置有感光二极管02及其一侧的信号读出电路单元03、第一电介质层05、第一后道金属层07、第二电介质层08。其中，信号读出电路单元制作于P阱(P well)中，且与感光二极管相连设置。所述感光二极管周边设置了填充有电介质的深隔离槽04。
[0045]所述信号读出电路单元03设有电平复位开关管、信号传输管、第一源跟随器、预充电管、第一-第四存储控制开关管、第二源跟随器及行选输出管，共计10个MOSFET器件。各MOSFET器件通过第一电介质层05与第一后道金属层07实现隔离，并通过位于第一电介质层05的第一接触孔06与第一后道金属层07实现互连。
[0046]信号存储电容单元中，在所述第二硅衬底层11的背面，从上往下依次设置有光遮蔽层09、第三电介质层10;其中，光遮蔽层连接第二电介质层。在所述第二硅衬底层11的正面，从上往下依次设置有MOSFET电容12和12’、第四电介质层13、第二后道金属层16。所述MOSFET电容包括第一采样电容12和第二采样电容12’，其制作于第二硅衬底的P阱中。所述第一、第二采样电容12、12’通过第四电介质层13与第二后道金属层16实现隔离，并通过位于第四电介质层13的第二接触孔15与第二后道金属层16实现互连。所述MOSFET电容12和12 ’以MOSFET的栅极作为其电容上极板，以MOSFET的源极、漏极以及体(即P阱)三端短接作为其电容下极板。
[0047]请继续参阅图1。在所述第二硅衬底层、贯通所述第二硅衬底层设置有垂直方向的第一、第二通孔(Through Silicon Via，TSV) 14、14’，所述第一、第二通孔14、14’内沉积有金属，形成金属插塞。所述第一、第二通孔14、14’的上端穿过第二电介质层08连接第一后道金属层07、下端连接第二后道金属层16。其中，所述第一存储控制开关管的源极SlS与第一采样电容12的栅极之间通过第一通孔14实现互连，所述第二存储控制开关管的源极S2S与第二采样电容12’的栅极之间通过第二通孔14’实现互连。
[0048]作为优选的实施方式，上述的第一-第四电介质层05、08、10、13的材料均为绝缘材料，例如可以采用氧化硅。所述硅衬底O1、11的材料可以是单晶硅。
[0049]在本实施例中，再请参阅图2，其显示上述3D全局像元结构的电路原理图。如图2所示，所述信号读出电路单元设有电平复位开关管M1、信号传输管M2、第一源跟随器M3、预充电管M4、第一-第四存储控制开关管M5-M8、第二源跟随器M9及行选输出管MlO，共计10个MOSFET器件。所述信号存储电容单元设有第一、第二采样电容Cl、C2，其为MOSFET电容。所述感光二极管可采用钉扎感光二极管PPD。
[0050]请参阅图2并结合参阅图1。所述电平复位开关管Ml的漏极接复位电压Vreset，栅极接像素单元的第一输入端RX，源极接信号传输管M2的源极，S卩H)悬浮节点；信号传输管M2的漏极与钉扎感光二极管PPD(即图1中的感光二极管02)的阴极相连，栅极与像素单元的第二输入端TG相连;第一源跟随器SFl (即M3)的漏极接电源电压VDD，源极与预充电管M4的漏极相连，预充电管M4的源极接地，栅极接像素单元的第三输入端PC(图1略)，第一源跟随器M3的源极以及预充电管M4的漏极与第一、第二存储控制开关管M5、M6的漏极(即图1中的SlD和略去的S2D)相连;第一存储控制开关管M5的源极(即图1中的SlS)与第一采样电容Cl的栅极以及第三存储控制开关管M7(图1略)的漏极(即图1中略去的S3D)相连，第二存储控制开关管M6的源极(即图1中的S2S)与第二采样电容C2的栅极以及第四存储控制开关管M8的漏极(即图1中略去的S4D)相连，第一、第二采样电容C1、C2的源极、漏极、体(S卩P阱)接地，第三、第四存储控制开关管M7、M8的源极(即图1中略去的S3S、示出的S4S)与第二源跟随器SF2(即M9，图1略)的栅极相连，第二源跟随器M9的源极与行选输出管MlO的漏极相连;第一-第四存储控制开关管M5-M8的栅极分别接像素单元的第四-第七输入端Sl-S4(其中图1略去S3)，第二源跟随器M9的漏极与电源电压VDD相连，行选输出管MlO的栅极接像素单元的第八输入端RS，行选输出管MlO的源极作为整个像素单元的输出端。
[0051 ]图1中示意性示出第一、第二和第四存储控制开关管M5、M6和M8的栅极S1、S2和S4(即像素单元的第四、第五和第七输入端S1、S2和S4)，第一存储控制开关管M5的源极SlSd^极S1D，第二、第四存储控制开关管M6、M8的源极S2S、S4S，以及第一源跟随器M3的栅极SF1、漏极VDD(即电源电压VDD接入端)，电平复位开关管Ml的栅极RX(即像素单元的第一输入端RX)，信号传输管M2的栅极TG(即像素单元的第二输入端TG)、源极FD(即FD悬浮节点)。
[0052]通过四个存储控制开关管M5-M8按照一定的时序，将复位电平与信号电平分别存储于信号存储电容单元的两个采样电容C1、C2上，最终实现将曝光时间内获取的信号电压存储于像素单元内一段时间再读出，从而实现整个像素单元阵列的全局快门曝光。
[0053]下面将结合【具体实施方式】，对本发明的一种上述的3D全局像元结构的制备方法进行详细说明。
[0054]请参阅图3-图15，图3-图15是本发明一较佳实施例的一种3D全局像元结构的制备方法的工艺流程示意图。如图3-图15所示，本发明的一种上述的3D全局像元结构的制备方法，可通过采用背照工艺和3D堆叠结构方式，并利用硅通孔技术，在不同层面制作立体全局像元结构，本发明的制备方法包括:
[0055]请参阅图3。首先，提供一第一硅衬底01，例如可选择单晶硅晶圆衬底。
[0056]请参阅图4。在所述第一硅衬底01上进行光电信号产生电路单元中感光二极管02的制作，并完成P阱注入；在P阱中完成光电信号产生电路单元的信号读出电路单元中各MOFET器件03的制作，包括制作电平复位开关管Ml、信号传输管M2、第一源跟随器M3、预充电管M4、第一-第四存储控制开关管M5-M8、第二源跟随器M9及行选输出管M10。图中示意性示出第一、第二和第四存储控制开关管M5、M6和M8的栅极S1、S2和S4(即像素单元的第四、第五和第七输入端S1、S2和S4)，第一存储控制开关管M5的源极S1S、漏极S1D，第二、第四存储控制开关管M6、M8的源极S2S、S4S，以及第一源跟随器M3的栅极SF1、漏极VDD(即电源电压VDD接入端)，电平复位开关管Ml的栅极RX(即像素单元的第一输入端RX)，信号传输管M2的栅极TG(即像素单元的第二输入端TG)、源极ro( S卩H)悬浮节点)；信号传输管M2的漏极与钉扎感光二极管的阴极相连。然后，进行光刻、刻蚀，在感光二极管周边形成深隔离槽04，并填充电介质。
[0057]请参阅图5。接着，在所述第一硅衬底01上以热氧化方式生长第一电介质层05，例如是氧化硅介质，并进行光刻、刻蚀，完成光电信号产生电路单元第一接触孔06(S卩MOSFET器件通孔)、第一后道金属层07连线及PAD的制作。
[0058]请参阅图6。接着，在第一电介质层05上淀积第二电介质层08，将第一后道金属层07覆盖，并在第二电介质层08上采用大马士革工艺制作金属光遮蔽层09。
[0059]请参阅图7。接着，在光遮蔽层09上淀积第三电介质层10，并在其上淀积硅外延层11，作为第二硅衬底11。第二、第三电介质层08、10用于将金属光遮蔽层09与第一、第二硅衬底01、11隔离。
[0060]请参阅图8。接着，对第二硅衬底11进行P阱注入，即在硅外延层11中进行P阱注入，形成P讲(P well)。
[0061 ]请参阅图9。接着，在P阱中完成信号存储电容单元中N型MOSFET电容12、12 ’的制作，即完成采样电容C1、C2的制作，包括在P阱中制作电容下极板，以及制作用作上极板的栅极。然后，在第二硅衬底上淀积第四电介质层13，并将采样电容12、12 ’覆盖。
[0062]请参阅图10、图11。接着，采用硅通孔技术，在第一后道金属层07上方形成与其相连的垂直通孔(Through Silicon Via，TSV)14、14’，并制作金属插塞。其具体方法可包括:
[0063]首先，进行光刻、刻蚀，从第四电介质层13表面向下形成垂直的深沟槽通孔14、14’，并停止在第一后道金属层07上。
[0064]然后，在整个第四电介质层平面淀积第五电介质层，并进行光刻、刻蚀，选择性去除通孔之外以及通孔底部的部分第五电介质层材料，仅保留通孔侧壁处垂直方向上的部分第五电介质层20材料，如图10所示。第五电介质层材料可以采用氧化硅等适用介质。
[0065]最后，在通孔中淀积电镀种子层，并通过电镀填充金属，形成金属插塞，完成通孔
14、14’的全部制作过程，如图11所示。
[0066]请参阅图12。接着，进行光刻、刻蚀，完成信号存储电容单元第二接触孔15(SPMOSFET电容器件通孔)、第二后道金属层16连线及PAD的制作，并使第二后道金属层连线与通孔上端接触。
[0067]请参阅图13。接着，对第一硅衬底OI的背面进行减薄。
[0068]请参阅图14。将第一硅衬底翻转(即翻转整个器件)，使第一硅衬底01的背面朝上。
[0069]请参阅图15。接着，在第一硅衬底层01的背面淀积抗反射涂层17;最后，在抗反射涂层17上方依次制作色彩过滤层18和聚光微透镜19，完成本发明整个3D全局像元结构的制备。
[0070]综上所述，本发明通过采用背照工艺和3D堆叠结构，并利用硅通孔技术，在不同层面制作立体全局像元结构，可实现光电信号产生电路单元与信号存储电容单元的垂直互连，从而不仅提高了外界与感光二极管之间的光通路，改善了信号存储电容的光隔离度，而且有效减小了像素单元所占用的芯片面积。
[0071]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种3D全局像元结构，至少包括光电信号产生电路单元与信号存储电容单元，其特征在于，所述光电信号产生电路单元与信号存储电容单元在竖直方向上排布； 所述光电信号产生电路单元设置于第一硅衬底层上，其包括: 所述第一硅衬底层背面从上往下依次设置的微透镜、色彩过滤层和抗反射涂层； 所述第一硅衬底层正面从上往下依次设置的感光二极管及其一侧的信号读出电路单元、第一电介质层、第一后道金属层、第二电介质层，以及位于所述感光二极管周边填充有电介质的隔离槽； 所述信号读出电路单元设有电平复位开关管、信号传输管、第一源跟随器、预充电管、第一-第四存储控制开关管、第二源跟随器及行选输出管，其为MOSFET器件，各MOSFET器件通过第一电介质层与第一后道金属层实现隔离，并通过位于第一电介质层的第一接触孔与第一后道金属层实现互连； 所述信号存储电容单元设置于第二硅衬底层上，其包括: 所述第二硅衬底层背面从上往下依次设置的光遮蔽层、第三电介质层，光遮蔽层连接第二电介质层； 所述第二硅衬底层正面从上往下依次设置的MOSFET电容、第四电介质层、第二后道金属层;所述MOSFET电容包括第一、第二采样电容，所述第一、第二采样电容通过第四电介质层与第二后道金属层实现隔离，并通过位于第四电介质层的第二接触孔与第二后道金属层实现互连； 贯通所述第二硅衬底层设置的垂直第一、第二通孔，所述第一、第二通孔的上端穿过第二电介质层连接第一后道金属层、下端连接第二后道金属层，所述第一、第二通孔内沉积有金属；所述第一存储控制开关管的源极与第一采样电容的栅极之间通过第一通孔实现互连，所述第二存储控制开关管的源极与第二采样电容的栅极之间通过第二通孔实现互连； 其中，所述电平复位开关管的漏极接复位电压、栅极接像素单元的第一输入端RX、源极接信号传输管的源极，信号传输管的漏极与感光二极管的阴极相连、栅极与像素单元的第二输入端TG相连，第一源跟随器的漏极接电源电压、源极与预充电管的漏极相连，预充电管的源极接地、栅极接像素单元的第三输入端PC，第一源跟随器的源极以及预充电管的漏极与第一、第二存储控制开关管的漏极相连，第一存储控制开关管的源极与第一采样电容的栅极以及第三存储控制开关管的漏极相连，第二存储控制开关管的源极与第二采样电容的栅极以及第四存储控制开关管的漏极相连，第三、第四存储控制开关管的源极与第二源跟随器的栅极相连，第二源跟随器的源极与行选输出管的漏极相连，第一-第四存储控制开关管的栅极分别接像素单元的第四-第七输入端S1-S4，第二源跟随器的漏极与电源电压相连，行选输出管的栅极接像素单元的第八输入端RS，行选输出管的源极作为整个像素单元的输出端，第一、第二采样电容的源极、漏极、体接地。2.根据权利要求1所述的3D全局像元结构，其特征在于，所述第一-第四电介质层的材料均为绝缘材料。3.根据权利要求2所述的3D全局像元结构，其特征在于，所述第一-第四电介质层的材料均为氧化硅。4.根据权利要求1所述的3D全局像元结构，其特征在于，所述硅衬底的材料为单晶硅。5.—种如权利要求1所述的3D全局像元结构的制备方法，其特征在于，包括: 提供一第一硅衬底，在第一硅衬底上进行感光二极管的制作，并完成P阱注入，在P阱中完成光电信号产生电路单元的信号读出电路单元中各MOFET器件的制作； 在感光二极管周边形成隔离槽，并填充电介质； 在所述第一硅衬底上生长第一电介质层，并完成光电信号产生电路单元第一接触孔、第一后道金属层连线及PAD的制作； 淀积第二电介质层，并在其上制作光遮蔽层； 在光遮蔽层上淀积第三电介质层，并在其上淀积硅外延层，作为第二硅衬底； 对第二硅衬底进行P阱注入，并在P阱中完成信号存储电容单元中采样电容的制作；淀积第四电介质层，采用硅通孔技术在第一后道金属层上方形成与其相连的垂直通孔，并制作金属插塞； 完成信号存储电容单元第二接触孔、第二后道金属层连线及PAD的制作，并使第二后道金属层连线与通孔上端接触； 对第一硅衬底背面进行减薄，然后将其翻转，使其背面朝上； 在第一硅衬底层背面淀积抗反射涂层，在抗反射涂层上方制作色彩过滤层，在色彩过滤层上方制作聚光微透镜。6.根据权利要求5所述的3D全局像元结构的制备方法，其特征在于，采用大马士革工艺制作金属光遮蔽层。7.根据权利要求5所述的3D全局像元结构的制备方法，其特征在于，采用硅通孔技术在第一后道金属层上方形成与其相连的垂直通孔，并制作金属插塞的制作方法包括: 进行光刻、刻蚀，从第四电介质层表面向下形成垂直的通孔，并停止在第一后道金属层； 在整个第四电介质层平面淀积第五电介质层，进行光刻、刻蚀选择性去除通孔之外以及通孔底部的部分第五电介质层材料，仅保留通孔侧壁处的部分第五电介质层材料；在通孔中淀积电镀种子层，并通过电镀填充金属，形成金属插塞。
【文档编号】H01L27/146GK106067467SQ201610493950
【公开日】2016年11月2日
【申请日】2016年6月29日 公开号201610493950.1, CN 106067467 A, CN 106067467A, CN 201610493950, CN-A-106067467, CN106067467 A, CN106067467A, CN201610493950, CN201610493950.1
【发明人】任铮, 赵宇航, 温建新, 李琛
【申请人】上海集成电路研发中心有限公司, 成都微光集电科技有限公司