基于钴的互连及其制造方法

基于钴的互连及其制造方法
【专利摘要】实施例包括金属互连结构，所述金属互连结构包括：设置在衬底上的电介质层；所述电介质层中的开口，其中，所述开口具有侧壁并且暴露所述衬底和互连线的至少其中之一的导电区；设置在所述导电区之上和所述侧壁上的粘附层，所述粘附层包括锰；以及所述开口内和所述粘附层的表面上的填充材料，所述填充材料包括钴。本文中描述了其它实施例。
【专利说明】
基于钴的互连及其制造方法
技术领域
[0001] 本发明的实施例总体上涉及金属互连结构及其制造方法。更具体而言，本发明的 实施例涉及基于钴的互连结构及其制造方法。
【背景技术】
[0002] 集成电路（IC)器件通常包括形成在半导体衬底内或上的电路元件，例如晶体管、 电容器和电阻器。互连结构用于将分立的电路元件电耦合或连接成功能电路。典型的金属 互连可以包括线路部分和通孔部分。
[0003] 互连结构可以由铜制造，并且可以包括阻挡层，例如钛或钽或诸如氮化钽或氮化 钛之类的氮化物材料、或它们的组合(例如，氮化钽/钽(TNT))。利用铜互连结构的问题在于 它们对可能导致空位形成和故障的电迀移高度敏感。
[0004] 钨金属化部已经成功用于制造前端接触部，并且因此已被建议用于后端金属化 部，用于进行互连的制造。利用钨金属化部的可取优点是其对有害的电迀移效应高度耐受。 然而，利用钨金属化部的缺点是其电阻率高于铜。更具体地，钨线路电阻比铜互连高4到6 倍，并且通孔电阻可能高出多达20%。这些高电阻严重降低了 IC的性能并且因此是不期望 的。
【附图说明】
[0005] 图1A-1E是根据本发明的实施例的形成钴互连的方法的截面侧视图图示。
[0006] 图2是根据本发明的实施例的具有形成有钴互连的多个金属化层的集成电路的截 面侧视图图示。
[0007] 图3是示出根据本发明的实施例的形成钴互连的方法的流程图。
[0008] 图4A-4D是根据本发明的实施例的形成具有钴插塞的钴互连的方法的截面侧视图 图示。
[0009] 图5A-5D是根据本发明的实施例的形成具有钴插塞的钴互连的方法的截面侧视图 图示。
[0010] 图6是示出根据本发明的实施例的形成具有钴插塞的钴互连的方法的流程图。
[0011] 图7描绘了根据本发明实施例的包括基于钴的金属栅极电极的半导体场效应晶体 管（FET)。
【具体实施方式】
[0012] 现在将参照附图，在附图中，相同结构可以被提供有相同的后缀附图标记。为了更 清楚地示出各个实施例的结构，本文中所包括的附图是半导体/电路结构的图解表示。因 此，所制造的集成电路结构(例如，在显微照片中）的实际外观可以在仍并入所示实施例的 要求保护的结构的同时看起来不同。此外，附图可以只示出有助于理解所示实施例的结构。 可以不包括本领域中公知的附加结构以保持附图的清晰。例如，不必示出半导体器件中的 每一层。"实施例"、"各个实施例"等指示如此描述的（多个)实施例可以包括特定的特征、结 构或特性，但不是每一个实施例都必须包括所述特定的特征、结构或特性。一些实施例可以 具有针对其它实施例而描述的特征中的一些、全部特征或不具有这些特征。"第一"、"第 二"、"第三"等描述共同的对象并且指示涉及的是相同对象的不同实例。这样的形容词并不 暗示如此描述的对象必须采用时间上、空间上的给定顺序、采用排序、或采用任何其它方 式。"连接"可以指示元件彼此直接物理或电接触;并且"耦合"可以指示元件彼此协作或交 互，但是元件可以或可以不直接物理或电接触。
[0013]本发明的一个实施例是钴互连，其包括基于锰(Mn)的粘附层和钴填充材料。粘附 层（本文中有时也被称为阻挡层或润湿层）可以包括各种基于锰的成分，例如，Mn、氮化锰 (MnN)、或氮化锰硅(MnSi xNy)。基于Mn的粘附层可以包括沉积在经图案化的后端互连结构中 的膜。可以利用钴将这些互连结构金属化。在一些实施例中，基于Mn的层很好地粘附到层间 电介质（ILD)，这有助于形成互连。基于Mn的层还向钴金属提供润湿。因此，基于Mn的粘附层 有助于实现了小尺度(例如，22nm、14nm、I Onm和更小）下互连结构的鲁棒的间隙填充。
[0014]实施例包括钴互连，所述钴互连包括钴插塞层和钴填充材料。与形成钴填充材料 所使用的相比，插塞层由不同的成分和/或通过不同工艺形成。这样的钴互连是有利的，因 为它们具有低电阻(例如，比钨更低)并且对电迀移高度耐受(例如，比铜更耐受电迀移），从 而能够制造高性能互连结构。由于常规互连处理中尺寸的缩放，传统阻挡层(例如，TNT阻挡 层)的高电阻可能会在较大程度上影响常规铜互连的性能。然而，较低电阻的Mn层可以减轻 这些电阻问题。
[0015] 在第一方面中，共形的基于Mn的粘附层形成在电介质层中的开口中。然后基于钴 的填充材料沉积或生长在基于Mn的粘附层上以形成钴互连。
[0016] 图1A-1E示出了根据本发明的实施例的形成具有基于Mn的粘附层和含钴填充层的 钴互连的方法。图IA示出了具有顶表面118的衬底106,衬底106可以用作在其上形成钴互连 的衬底。衬底106可以包括部分制造的IC的在其上最终制造钴互连的任何部分。例如，衬底 106典型地将包括有源和无源器件或在其上形成有源和无源器件。如图IA中所示，导电区 150被包括在最终将在其上形成钴互连的衬底106中。在一个这种实施例中，衬底106已经被 处理通过前端工序(FEOL)，并且导电区150是形成在晶体半导体衬底或层中的扩散区（例 如，导电区是晶体管的源极或漏极区）。在另一和这种实施例中，如以下结合图2更详细描述 的，导电区150是后端工序(BEOL)金属化结构中的底层金属线。因此，尽管在本文中有时将 部分150称为"导电区150"，但这可以或可以不指示区域150比106的其余部分更导电或更不 导电。另外，使用150并非旨在指示150必需是与106成非单片式的，或者利用与106不同的工 艺或非同时发生地形成150。例如，当106是互连线时，区域150与106成单片式，并且在结构 和功能上不能与106的其余部分进行区分。然而，当150充当源极或漏极时，区域150还可以 是与106的其余部分不同掺杂的区域。提供以上阐释以避免过多的图并且在其它情况下以 简洁的方式提供清晰性。
[0017] 尽管实施例可以理想地适于制造半导体1C，例如但不限于微处理器、存储器、电荷 耦合器件（CCD)、片上系统（SoC)IC或基带处理器，但其它应用也可以包括微电子机器、 MEMS、激光器、光学器件、封装层等。实施例还可以用于制造个体半导体器件(例如，本文中 所描述的钴结构可以用于制造金属氧化物半导体(MOS)晶体管的栅极电极）。
[0018]再次参考图1A，电介质层102形成在衬底106上方。电介质层102可以由任何适当的 电介质或绝缘材料构成，例如但不限于二氧化硅、SiOF、碳掺杂的氧化物、玻璃或聚合物材 料等。开口形成在电介质层中。开口使导电区150暴露，最终由钴互连向导电区150形成接触 部（间接或直接）。在一个实施例中，如图IA中所示，如双镶嵌工艺中常见的那样，开口包括 具有侧壁116的下开口 114(例如，通路孔或狭槽)和具有侧壁112的上开口 110(例如，金属线 沟槽）。尽管描绘了两个开口（或单个具有不同宽度的开口），但要认识到，可以替代地在电 介质层102中形成单个开口（例如，如单镶嵌方法中使用的，其中在单次操作中仅制造线或 通孔，而不是两者）。可以通过镶嵌和双镶嵌型制造中通常使用的公知光刻和蚀刻处理技术 来在电介质层102中制造开口或多个开口。尽管仅描绘了单个电介质层102,但可以替代地 使用相同或不同电介质材料的多个层(例如，其中具有开口 114的第一电介质层、以及其中 具有开口 110的第二电介质层）。另外，在实施例中，并且如图IA中所示，电介质层102形成在 设置在衬底106上的蚀刻停止层104上。蚀刻停止层104可以由诸如氮化硅或氮氧化硅之类 的材料构成。
[0019] 参考图1B，沉积基于Mn的粘附层120(例如，包括Mn、MnN、MnSixNy等的粘附层）。在其 它系统中，晶种层可以形成在基于TNT的粘附层上。种层(例如，美国专利申请No. 13/730184 中所公开的晶种层)可以促进填充材料的形成。然而，在图IB的实施例中不需要这种种层。 在图IB的实施例中也不需要在粘附层与晶种层之间沉积合金。所以，如以下可见，基于Mn的 粘附层可以直接接触ILD 102并且直接接触钴填充（如下所述），而不需要基于TNT的粘附 层、任何晶种层、或基于TNT的粘附层与晶种层之间的任何合金层。
[0020] 在图IB中，基于Mn的粘附层120可以形成在电介质层102的顶表面108上以及形成 在衬底106的暴露的顶表面118上(例如，导电区150上）。尽管106被称为"衬底"，但在另一个 实施例中，106可以是金属互连线等。基于Mn的粘附层120还形成在上开口 114的侧壁116上 和下开口 110的侧壁112上。
[0021] 基于 Mn的粘附层120可以是由包括 Mn、MnN、MnSixNy、MnSixOy@i^Mn2[Si04]、 MnSiO3)、其它基于Mn的硅酸盐等的材料构成的共形层。在粘附层包括Mn的实施例中，Mn含 量可以包括90-100 %的Mn，其中，杂质（即，剩下的10 % )可以包括C、H、0及它们的组合。在粘 附层包括MnNx的实施例中，Mn可以构成0-50 %的Mn，N可以构成0-50 %。在粘附层包括MnNx的 实施例中，粘附层可以包括MruN或Mn3fc。在粘附层包括MnN xSiy的实施例中，Mn和N可以包括 高达50%，而Si构成材料的剩余部分。在实施例中，可以在各种粘附多层组合中彼此包括 Mn、N和Si，例如双层或三层(例如，粘附层包括含MnN的一个子层和含Mn的另一个子层），（例 如，一个粘附层包括具有Mn和N的子层和主要包括Mn的另一个子层），（例如，一个粘附层包 括含MnN xSiy的子层和主要含Mn的另一个子层）等等。如这里所使用的，成分的％是指原 子％ O
[0022]在一个实施例中，基于Mn的粘附层120被形成为小于3nm的厚度，并且典型地为Inm 至Ij3nm的厚度。在实施例中，层120的厚度范围(无论层120包括单个层还是多个子层，例如包 括MnN的一个子层和包括Mn的另一个紧邻的子层）可以从0.1 A变化到50A。在实施例中，层 120介于10A-20A之间，例如包括10、12、14、16、18、或20八。
[0023]在实施例中，导电区150包括至少一些锗(例如，暴露的掺杂硅锗或掺杂的锗区域、 或金属锗化物区域）。在实施例中，导电区150包括至少一些硅(例如，暴露的掺杂硅区域、或 金属硅化物区域）。
[0024] 可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学 镀或沉积共形薄膜的其它适当工艺来沉积或生长层120。在实施例中，沉积层120以形成高 质量的共形层，其充分并均匀覆盖开口内的所有暴露的表面和顶表面。在一个实施例中，可 以通过在低沉积速率沉积下沉积基于Mn的材料以均匀并一致地沉积共形粘附层来形成粘 附层。通过以共形方式形成层120,可以改善随后形成的填充材料(例如，钴)与下层结构的 兼容性。具体而言，层120能够通过为其上的沉积提供适当的表面能量来辅助沉积工艺。 [0025] 使用诸如CVD、ALD和PVD等工艺的薄膜的沉积制法可能根据期望的工艺时间、厚度 和合格质量而变化。例如，利用CVD沉积粘附层120可以比ALD工艺沉积相同层更快地创建共 形薄膜层;然而，由CVD工艺沉积的薄膜质量可能低于ALD工艺沉积的薄膜的质量。在另一个 实施例中，通过PVD工艺沉积层120。可以利用接收衬底与对应的溅射靶之间增大的距离来 执行PVD工艺，以形成高度共形的薄膜。
[0026]参考图1C，可以在粘附层120的暴露的表面上形成填充材料122,以使得填充材料 122完全填充开口 110和114,并且使填充材料122形成在粘附层120的顶表面上和电介质102 的顶表面108上。接缝124可以在填充材料122的沉积期间形成在开口 110、114内。在实施例 中，填充材料122由低合金构成，低合金由大约0.25-5%的非钴元素（例如，Al、Ni、Cu、Ag、 Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、Cd、Hf、In、Sn、C、0、Be、Ca、Zr、 Nb、Mo、Ir、Re、或Pd)和剩下部分为大约95+%的钴构成。在沉积或沉积之后的处理期间，这 种低合金可能包含非钴物质到填充122的表面的迀移。迀移可以为钴提供扩散阻挡体(除粘 附/阻挡层120之外）和/或用于增强钴到层120的粘附。钴内的晶粒边界也可以被非钴物质 填充。在一个实施例中，填充材料122实质上仅由钴构成。在另一个实施例中，填充材料122 为至少90%的钴。在又一个实施例中，填充材料122由至少50%的钴构成。
[0027]在本发明的实施例中，可以通过例如但不限于00)^0)、？￥0、电镀或化学镀的工艺 来形成钴填充材料122。在一个实施例中，用于形成填充材料122的工艺方法可以与用于形 成层120的工艺不同。此外，可以共形地形成层120,而可以通过非共形或自下而上的方式来 形成填充材料122。例如，可以通过在接收衬底的暴露的表面上形成共形层的ALD沉积工艺 来形成层120,而可以通过将填充材料定向溅射到层120的表面上的PVD工艺来形成填充材 料122,与更加垂直取向的侧壁表面相反，平坦水平表面上的沉积速率更大。在另一个示例 中，可以通过在接收衬底的暴露的表面上形成共形层的ALD沉积工艺形成层120,而可以通 过从层120的表面生长填充材料的电镀工艺来形成填充材料122。在又一个示例中，层120可 以由CVD沉积工艺形成，并且填充材料可以由PVD工艺形成。
[0028]在另一个实施例中，层120和填充材料122可以由相同的工艺（例如，ALD、CVD或 PVD)来沉积，但具有不同的沉积参数组，例如压力、沉积速率、温度等。例如，可以通过CVD工 艺沉积层120和填充材料122;然而，用于粘附层120的CVD处理中使用的参数组(例如，沉积 压力和温度)可以与用于填充材料122的CVD处理中使用的参数组不同。在另一个示例中，层 120和填充材料122由PVD工艺形成，但层120可以由与用于形成填充材料的PVD工艺相比、在 靶与接收衬底之间具有较大距离的PVD工艺形成。在另一个实施例中，金属填充材料122由 柱状(Colummated)PVD工艺形成，而层120由非柱状PVD工艺形成。或者替代地，层120由具有 比用于形成填充材料122的ALD工艺的沉积速率更低的沉积速率的ALD工艺形成，以使得层 120比填充材料122形成得更共形。
[0029] 参考图1D，可以任选地执行退火工艺以使沉积的互连层回流。可以在退火工艺之 后去除图IC的接缝124,在电介质层102内的开口 110和114内形成实体结构。退火工艺可以 帮助在填充材料122内生长较大的晶粒结构，从而减小电阻率并且从不良晶粒结构中驱逐 杂质。在一个实施例中，退火工艺使用诸如氮气、氢气和氩气的气体。此外，可以在比后端结 构热预算更低的温度下执行退火工艺。例如，在一个实施例中，在300°C、400°C、500°C或更 高的温度下执行退火工艺。在另一个实施例中，在高于填充材料122的熔点但低于后端结构 热预算的温度下执行退火工艺。在各实施例中，退火工艺能够宽泛地的变化(例如，对于互 连为300 °C、400 °C、500 °C或更高，对于前端应用直到高达900 °C )。在这样的实施例中，退火 温度不高于要进行退火的材料的熔点，因为要退火的材料的回流能够发生在比要退火的材 料的熔点低得多的温度下。在这样的实施例中，用于要退火的材料的退火温度可以低于后 端结构的热预算。
[0030] 在又一个实施例中，可以任选地利用循环技术在开口 114和110之内沉积互连层 122 (也被称为填充层122 )，而没有接缝124。一个周期可以涉及填充材料122的一次沉积和 一次退火工艺。可以将一个周期的退火操作设置在一定温度和持续时间，以简短地回流填 充材料，改善台阶覆盖。一个周期的沉积操作可以是短沉积以沉积较少填充材料，从而需要 几次操作以完全填充通孔和线开口 114和110。在一个实施例中，需要少于5个周期来沉积填 充材料122而没有接缝124。
[0031] 参考图1E，可以执行化学机械平面化(CMP)工艺以去除设置在电介质层102顶表面 108上方的填充材料122和粘附层120。在一个实施例中，CMP工艺可以是定时CMP工艺，对CMP 工艺进行定时以在线电介质层的顶表面108处停止。在另一个实施例中，CMP工艺可以利用 线电介质层的顶表面108作为停止层。由于沉积在线电介质层顶表面上方的填充材料的厚 度可以发生变化，所以利用顶表面108作为停止层可能是更可靠的方法。在替代的实施例 中，使用蚀刻工艺来去除设置在电介质层102顶表面108上方的填充材料122和层120。
[0032]图2示出了根据本发明实施例的具有钴金属互连的IC结构的部分的截面200。电介 质层102的叠置体包括具有粘附层120和金属(例如，钴)填充层124的金属互连。图2中所示 的IC结构的部分可以是例如在微处理器管芯或存储器管芯中发现的后端工序(BEOL)金属 化结构的部分。
[0033]图3是示出根据本发明的实施例的形成钴金属互连的方法的流程图300。在302,开 口形成在电介质层中以使衬底中（或附加的金属互连上）的导电区暴露。在304,与导电区接 触的基于Mn的粘附/阻挡层形成在衬底之上、以及在电介质层之上和开口侧壁上。在306,填 充材料形成在粘附层上并且填充开口。填充材料由基于钴的材料构成。在308,在任选的实 施例中，施加热量以使填充材料回流。在310,去除设置在电介质层的上表面上方的填充材 料和粘附层材料。
[0034]在实施例中，基于钴的插塞形成在电介质层中的开口的下部（例如，通路孔或狭 槽）中。然后基于钴的导电线在开口的上部(例如，金属线沟槽）中形成在基于钴的插塞上， 以形成钴互连。
[0035]例如，图4A-4D示出了根据本发明实施例的形成钴金属互连的方法。该方法开始于 与结合图IB所示并所述的结构相同的结构，其包括粘附层120,并且为了简洁起见将不再进 行描述。
[0036] 参考图4A，插塞420形成在粘附层120上。在实施例中，如图所示，插塞420仅形成在 电介质层102的下开口 114内，以使得下开口 114完全被插塞材料420填充。然而，在另一个实 施例中，插塞420的顶表面可以不与下开口 114的顶表面共面。例如，插塞420的顶表面可以 比下开口的顶表面更高或更低。插塞420的顶表面可以位于层120的水平顶表面、或位于层 120的水平顶表面上方或下方，其中，层120水平设置在114的顶部和110的底部。如图4A中所 示，插塞420的顶表面恰好在层120的水平顶表面下方，其中，层120水平设置在114顶部和 110底部。在另一个实施例中，插塞420的顶表面可以由于形成插塞420期间的生长曲线的结 果而形成蘑菇状圆顶。
[0037] 在实施例中，以自下而上的方式形成插塞420。即，插塞420不是通过共形沉积而形 成的。例如，在一个实施例中，通过在导电区150正上方的层120的表面上选择性沉积，并且 然后从导电区150正上方的层120的表面生长，来执行插塞420的形成。在具体实施例中，通 过将插塞材料化学镀到层120的暴露且兼容的表面上来形成插塞420。作为示例，导电区150 具有上金属化或含金属的表面，例如钴(Co)、铜(Cu)或钨(W)，并且通过化学镀沉积来形成 基于钴的插塞420,化学镀沉积包含从导电区150的金属化或含金属的表面上方的层120开 始自下而上生长。在其它实施例中，可以使用其它适当的自下而上的填充和生长沉积方法， 例如但不限于电镀。自下而上的填充方法是沉积速率在平面或平坦表面上比在垂直侧壁表 面上快的方法。
[0038]插塞420可以是由至少50%的钴构成的基于钴的插塞。在具体实施例中，插塞420 由至少90 %的钴构成。在任何这样的情况下，如果有的话，插塞420成分的非钴的剩余部分 可以包括 Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、Cd、Hf、 111、311、(：、0、86、〇3、2^恥、]\1〇、&、1^、或?(1中的一种或多种。在另一个实施例中，插塞420由 基于钴的化合物或合金材料构成。例如，在一个实施例中，插塞420由低合金构成，低合金由 大约0.25-5%的非钴元素（例如上文所列出的那些）和剩余部分使用大约95+%的钴构成。 在沉积或沉积之后的处理期间，这种低合金可以包含非钴物质到钴插塞的表面或界面的迀 移。迀移可以为钴提供扩散阻挡体和/或用于增强钴到层120的粘附性。钴内的晶粒边界也 可以被非钴物质填充。然而，在其它实施例中，插塞420可以包括少于50%的钴，但仍然被称 为基于钴的材料。基于钴的化合物插塞420材料的示例性实施例包括硅化钴或锗化钴插塞 材料。在具体的这种实施例中，导电区150包括至少一些锗(例如，暴露的掺杂硅锗或掺杂的 锗区域，或金属锗化物区域），并且插塞420材料是锗化钴层。在另一个具体的这种实施例 中，导电区15 0包括至少一些硅（例如，暴露的掺杂硅区域，或金属硅化物区域），并且插塞 420材料是硅化钴层。基于钴的合金插塞420材料的示例性实施例包括与以下材料中的一种 或多种形成合金的钴：Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、 Rh、Pt、Cd、Hf、In、Sn、C、0、Be、Ca、Zr、Nb、Mo、Ir、Re、或 PcL在上述实施例中，钴插塞420 可以 具有小晶粒结构。在实施例中，可以在没有层120的情况下使用上述掺杂剂（即，0.25-5%的 非钴元素），从而钴将直接粘附到侧壁116以及部分150。在实施例中，掺杂剂本质上通过扩 散到界面(例如，150和116处的界面)而创建层120(粘附层）。在一个实施例中，掺杂剂形成 具有部分150的层。在另一个实施例中，掺杂剂不形成具有150的层，从而使阻挡体没有底 部，并且插塞420直接接触区域150。
[0039] 参考图4B，可以在插塞420和层120的暴露的顶表面上任选地执行预处理422。可以 通过等离子体工艺或离子轰击来执行预处理，以增强稍后形成的化合物与被处理的表面的 粘附。在一个实施例中，可以利用例如出/他等离子体、Ar等离子体、NH 3等离子体、N2等离子 体、和/或它们的组合在从室温直到大约300°C、400°C、500°C或更高的温度下，在等离子体 腔中执行大约20到60秒的预处理。在另一个实施例中，预处理可以包括Ar离子轰击。要理解 的是，可以在工艺流程的其它阶段(例如，在形成插塞材料之前)执行这种预处理。在实施例 中，在形成层120之前执行预处理。然而，在其它实施例中，对层120的处理可能对密度相当 有益而不会影响诸如层102的电介质。
[0040] 参考图4C，填充材料424形成在插塞420和上开口 110内的层120上。在沉积填充材 料424之后，可以在上开口 110内形成接缝426。在一个实施例中，填充材料424由包括钴的材 料构成。例如，填充材料可以由以上针对填充材料122所述的材料构成并且可以通过以上针 对填充材料122所述的工艺来沉积。此外，填充材料424在成分和/或沉积技术方面可以与插 塞420材料不同。
[0041] 可以任选地执行退火工艺以使沉积的填充材料424回流。可以在退火工艺之后去 除图4C的接缝426,从而在电介质层102内的开口 110和114内形成实体结构。退火工艺可以 实现填充材料424内的较大的晶粒结构的生长，从而减小电阻率并从其它情况下的不良的 晶粒结构中驱逐杂质。在一个实施例中，退火工艺包含对例如但不限于氮气、氢气或氩气的 形成气体的使用。此外，可以在低于后端结构热预算的温度下执行退火工艺。例如，在一个 实施例中，在室温到300°C、400°C、500°C或更高的温度下执行退火工艺。在另一个实施例 中，在高于填充材料424的熔点但低于后端结构的热预算的温度下执行退火工艺。在实施例 中，退火温度不高于要进行退火的材料的熔点，因为要退火的材料的回流可以发生在比要 退火的材料的熔点低得多的温度下。在这样的实施例中，用于要退火的材料的退火温度可 以低于后端结构的热预算。
[0042]在又一个实施例中，任选地利用循环技术在开口 110内沉积填充材料424,而没有 接缝426。一个周期可以包含填充材料424的单次沉积和单次退火工艺。可以将一个周期的 退火操作设置在使填充材料424短暂回流的温度和持续时间下，以改善阶梯覆盖。一个周期 的沉积操作可以是沉积较少填充材料424的短沉积，从而需要几次操作来完全填充上开口 110。在一个实施例中，需要小于5个周期来沉积填充材料424，而没有接缝426。
[0043]参考图4D，可以执行CMP工艺来去除层120的顶表面上方的填充材料424,以提供基 于钴的结构428。在一个实施例中，CMP工艺可以是定时CMP工艺，对CMP工艺进行定时，以在 线电介质层的顶表面108处停止。在另一个实施例中，CMP工艺可以利用电介质层102的顶表 面108作为停止层。由于沉积在电介质层102顶表面上方的填充材料厚度可以变化，所以利 用顶表面108作为停止层可能是更可靠的方法。在替代的实施例中，使用蚀刻工艺来去除电 介质层102的顶表面108上方的填充材料424。
[0044] 在实施例中，基于钴的插塞形成在电介质层中的开口的下部（例如，通路孔或狭 槽）中。然后，粘附层形成在开口的上部(例如，金属线沟槽）中，位于基于钴的插塞之上。然 后，基于钴的导电线形成在恰好位于插塞之上的粘附层的部分上，以填充开口的上部，以形 成钴互连。
[0045] 例如，图5A-5D示出了根据本发明实施例的形成具有基于Mn的粘附层和含钴填充 层的钴互连的方法。该方法开始于与结合图IA所示和所述的结构相同的结构。接下来，参考 图5A，基于钴的插塞420形成在电介质层102的下开口 114中、衬底106的导电区150上。然而， 在另一个实施例中，在形成插塞420之前，首先沿电介质102的侧壁和/或在部分150顶部上 形成粘附层。
[0046] 参考图5B，与图5A的结构共形地沉积基于Mn的粘附层524(例如，Mn、MnN、MnSixNy、 MnSixOy(例如，Mn2[Si04]、MnSi03)、其它基于Mn的硅酸盐等）。例如，在一个实施例中，基于Mn 的粘附层524形成在电介质层102的上开口 114中和暴露的插塞420上。形成粘附层524的成 分和方法可以如针对图IB的粘附层120所述的那样。
[0047] 参考图5C，填充材料526形成在粘附层524上、上开口 110内、以及电介质层102的顶 表面108上。在沉积填充材料526之后，接缝528可以形成在上开口 110内。填充材料层526的 成分和形成填充材料层526的方法可以如针对图IC的填充材料122所述那样。此外，尽管在 实施例中，插塞420和填充材料526全都是基于钴的，但它们在成分和/或沉积技术上可以全 部互不相同。
[0048] 可以任选地执行退火工艺以使沉积的填充材料526回流。可以在退火工艺之后去 除图5C的接缝528,在电介质层102的开口 110内形成实体结构。退火工艺可以实现填充材料 526内的较大的晶粒结构的生长，从而减小电阻率并从不良的晶粒结构中驱逐杂质。在一个 实施例中，退火工艺包含使用气体，例如但不限于氮气、氢气或氩气。此外，可以在低于后端 结构热预算的温度下执行退火工艺。例如，在一个实施例中，在室温到300°C、400°C、500°C 或更高的温度下执行退火工艺。在另一个实施例中，在高于填充材料526的熔点但低于后端 结构的热预算的温度下执行退火工艺。在实施例中，退火温度不高于要进行退火的材料的 熔点，因为要退火的材料的回流可以发生在比要退火的材料的熔点低得多的温度下。在这 样的实施例中，用于要退火的材料的退火温度可以低于后端结构的热预算。
[0049] 在又一个实施例中，可以利用循环技术在开口 110内沉积填充材料526，而没有接 缝528。一个周期可以包含填充材料526的一次沉积和一次退火工艺。可以将一个周期的退 火操作设置在使填充材料短暂回流的温度和持续时间下，以改善阶梯覆盖。一个周期的沉 积操作可以是沉积较少填充材料的短沉积，从而需要几次操作来完全填充开口 510。在一个 实施例中，需要小于5个周期来沉积填充材料526，而没有接缝528。
[0050] 参考图5D，可以执行CMP工艺来去除设置在电介质层102顶表面108上方的填充材 料526和粘附层524,以提供基于钴的结构530。在一个实施例中，CMP工艺可以是定时CMP工 艺，对CMP工艺进行定时，以在电介质层102的顶表面108处停止。在另一个实施例中，CMP工 艺可以利用电介质层102的顶表面108作为停止层。由于沉积在电介质层102顶表面108上方 的填充材料的厚度可以变化，所以利用顶表面108作为停止层可能是更可靠的方法。在替代 的实施例中，使用蚀刻工艺来去除设置在电介质层102的顶表面108上方的填充材料526和 层 524。
[0051] 图6是示出根据本发明的实施例的形成钴金属互连的方法的流程图600。在602,在 电介质层中形成开口以暴露衬底中的导电区。在604,在开口的下部中形成与导电区接触的 钴插塞。在605,在开口的上部中形成基于Mn的粘附层(例如，Mn、MnN、MnSi xNy等）。在606,填 充材料形成在插塞和粘附层上以填充开口。填充材料由基于钴的材料构成。在6 0 8，在任选 的实施例中，施加热量以使填充材料回流。在610,去除设置在电介质层的上表面上方的填 充材料。在一个这种实施例中，填充材料和插塞都包括钴，但具有不同的材料成分。在另一 个这种实施例中，填充材料和插塞都包括钴，但是由不同的沉积或生长技术形成。在又一个 这种实施例中，填充材料和插塞都包括钴，但是具有不同的材料成分并且由不同的沉积或 生长技术形成。
[0052 ]在实施例中，半导体器件的金属栅极电极至少部分地由钴构成。即，本发明的实施 例不必限于形成基于钴的互连。
[0053]在示例中，图7描绘了根据本发明的实施例的在衬底702上制造的金属氧化物半导 体场效应晶体管(M0S-FET)700。栅极电介质层704设置在沟道区706上方，并且栅极电极708 设置在栅极电介质层704上方。栅极电介质层704和栅极电极708可以被栅极隔离间隔体710 隔离。可以通过向衬底702中注入掺杂原子来形成尖端扩展712。可以通过在衬底702的蚀刻 掉部分中选择性生长外延膜来形成源极和漏极区（例如，应变感生的源极/漏极区720)，并 且源极和漏极区被原位掺杂或在外延膜生长之后被掺杂或二者。在实施例中，尖端扩展712 可以与源极和漏极区同时形成，以创建"外延"尖端扩展。在典型的MOS-FET中，沟道区706由 诸如单晶硅的半导体材料构成。在实施例中，栅极电极708是金属栅极电极(例如，栅极电极 708的功函数基于金属或含金属的层）。在一个这种实施例中，金属栅极电极由至少一些钴 构成。例如，在具体实施例中，金属栅极电极708包括基于Mn的粘附层(例如，如上所述的Mn、 1_、11^^队等)7084和其上的钴填充金属708B。例如，基于钴的材料或膜708B由至少90%的 钴构成。在具体的这种实施例中，基于钴的材料或膜708B由低合金构成，低合金具有大约 0.25-5%的非钴元素的、以及剩余部分为大约95+%的钴。
[0054] 另外，要理解的是，MOS-FET 700可以是平面器件，或者包括三维主体(例如，如在 双栅极、鳍状物FET、三栅极或栅极全包围晶体管中那样）。如此，衬底702可以是平面衬底或 者可以描绘三维主体的截面图。最后，要理解的是，为了清晰起见，仅描绘了MOS-FET 700的 几个特征。要理解的是，如现有技术中公知的，还可以包括隔离层（例如，层间电介质层 740)、以及用于将MOS-FET 700集成到例如集成电路中的金属化布线层。
[0055]例如，各种基于钴的实施例可以包括在移动计算节点中，例如蜂窝电话、智能电 话、平板计算机、超极本电脑?、笔记本电脑、膝上型计算机、个人数字助理、以及基于移动 处理器的平台。
[0056]示例1包括:设置在衬底上的电介质层；电介质层中的开口，其中，开口具有侧壁并 且暴露衬底和附加互连结构的至少其中之一的导电区；设置在导电区之上和侧壁上粘附 层，粘附层包括锰；以及开口内和粘附层的表面上的填充材料，填充材料包括钴。在实施例 中，电介质直接接触衬底，但在其它实施例中，一个或多个层位于电介质与衬底之间。在实 施例中，附加的互连结构可以包括通孔、填充有金属的沟槽(互连线)等。尽管示例包括了双 镶嵌方法，但以上刚刚论述的开口未必具有不同的宽度，例如，在图1中发现的那些，或一般 与双镶嵌工艺相关联的通孔之上的线路。如下所解释的，提到"设置在导电区之上的粘附 层，粘附层包括锰"未必表示导电区之上的粘附层的部分中会有锰。例如，如果锰不在导电 区之上的粘附层部分中而在侧壁上的粘附层中，则仍然满足"设置在导电区之上的粘附层， 粘附层包括猛"。
[0057]在示例2中，示例1的主题可以任选地包括，其中，填充材料由至少50原子％的钴构 成。
[0058] 在示例3中，示例I-2的主题可以任选地包括，其中，粘附层包括从由硅、氮、碳、氢、 和氧组成的组中选择的至少一种元素。
[0059] 在示例4中，示例1-3的主题可以任选地包括，其中，粘附层不厚于50A。
[0060] 在示例5中，示例1-4的主题可以任选地包括，其中，粘附层直接接触填充材料。
[0061] 在示例6中，示例1-5的主题可以任选地包括，其中，粘附层直接接触导电区。在示 例6的另一个形式中，示例1-5的主题可以任选地包括，其中，粘附层直接接触导电区和电介 质层。
[0062] 在示例7中，示例1-6的主题可以任选地包括，其中，填充材料包括从由硅和锰组成 的组中选择的至少一种元素。这可能是由于硅或锰从粘附层迀移到填充材料中和/或这可 能是由于利用除钴之外已经存在的硅和/或锰沉积来填充材料。
[0063] 在示例8中，示例1-7的主题可以任选地包括，其中，填充材料包括直接接触包括在 粘附层中的锰的锰。钴填充层可以包括锰和/或硅。利用扫描电子显微镜（SEM)图像或透射 电子显微镜(TEM)图像，视觉上这可能并不明显，但其它检测方法可以指示出钴填充层中存 在锰和/或硅。沿着钴填充层的外部边缘可能存在锰和/或硅，因为锰和/或硅可能已经从粘 附层迀移到钴填充层。例如，在锰和钴之间存在可溶性，并且来自与填充层接触的粘附层的 锰可能已经与钴填充层混合。这种迀移有助于钴填充粘附到粘附层，并且还允许粘附层起 到钴填充层的润湿层的作用。润湿层包括外延生长在创建自组装的量子点或薄膜的表面上 的原子的初始层。
[0064]示例涉及TEM能量散射X射线（EDX)。小TEM探头电子与要进行成像的材料交互作 用，并且该材料从图像一个像素内存在的不同元素发射X射线。这允许对图像的元素映射。 通过跨结构采用具有更多停留时间的行扫描(例如，跨通孔而不是图像中的每个像素)来达 到更高灵敏度。在实施例中（示例8a)，如果钴填充层中存在锰，那么锰可能会迀移到粘附 层/填充材料界面，从而改善粘附性。然后，EDX可以检测到钴填充层中和粘附层/填充层边 缘/界面附近的锰。在实施例中（示例8b)，如果锰处于粘附层/填充层界面处，它可能会扩散 到钴和其它界面中（例如，如同在执行CMP之后的顶层）。将会在填充层和边缘/界面附近两 者中检测到这样的情况。在实施例中，如果未发生锰的扩散，那么锰可以仅处于示例8a的填 充层中和示例8b的界面处。在实施例中，如果锰存在于120和填充层两者中，可以在这两个 区域中检测到锰。扩散可能会相对于浓度/成分以及粘附或润湿能力发生变化，从而示例8a 和/或8b的过程发生，但仍然可以在实施例中的两种场景下检测到锰。
[0065]实施例类似于图5D的实施例，但包括电介质帽盖层/蚀刻停止层（例如，类似于或 直接等同于元件104的材料和结构），电介质覆盖层/蚀刻停止层从左侧电介质部分102的顶 表面、跨过524和526的顶部、然后跨过右侧电介质部分102的顶部延伸。这覆盖了经抛光的 金属，并且稍后通过蚀刻将其穿通以形成针对下一层的通孔，就如同图5D中利用穿过空间 116并穿过层104的通孔所示的那样。该覆盖物密封地保护了线（例如，材料530)并且锰(其 在这该实施例中被混合并存在于钴填充530中）可以扩散到覆盖层，以改善电介质覆盖层/ 蚀刻停止层对钴530的粘附性(例如，通过形成硅酸盐）。锰可以从层120扩散或从已沉积的 包括一定量锰的合金钴填充层扩散。可以在高温下沉积电介质覆盖物，并且从而使温度驱 使锰从层120和/或530和/或420内热扩散直到沟槽110的顶部。可以通过TEM EDX方法等在 新的电介质覆盖物/层530界面处检测锰。
[0066] 在另一个示例中，示例1-8的主题可以任选地包括直接形成在粘附层和填充材料 的顶部上的电介质层，电介质层包括锰;其中，填充材料也包括锰。锰可能已经从粘附层和/ 或粘附层迀移到电介质中。
[0067] 在另一个示例9中，示例1-8的主题可以任选地包括直接形成在填充材料的顶部上 的电介质层，电介质层包括第一材料;其中，第一材料还包括在填充材料中，并且第一材料 是从包括 Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、Cd、Hf、 In、Sn、C、0、Be、Ca、Zr、Nb、Mo、Ir、Re、和Pd的组中选择的。该材料可能已经从填充材料迀移 到电介质中。
[0068] 在示例9中，示例1-8的主题可以任选地包括，其中（a)粘附层包括直接接触电介质 层的第一部分和直接接触导电区的第二部分，并且(b)第一部分包括比第二部分更高的原 子％的锰。锰与电介质以及钴填充层接合得很好。在粘附层/电介质界面上，锰形成MnSi xOy (例如，Mn2[Si04]、MnSi03)和其它基于Mn的硅酸盐。硅酸盐具有阻碍扩散的功能，从而防止 钴扩散到周围的电介质中并且还将具有粘合剂/润湿功能，以确保钴很好地粘附到电介质。 在粘附层/钴填充层界面上，发生金属到金属的接合(例如，在锰与钴之间），并且在界面处 产生了一些合金化。这种接合实现了额外的好处，即锰将在通孔底部分解(其中，在实施例 中，粘附层直接接触金属填充层，并且可能还直接接触另一个互连或导电衬底部分）。这降 低了接口连接到其它互连或衬底的导电部分的粘附层处的通孔中的电阻。例如，形成在通 孔底部的来自120的锰开始与ILD上的类似的120部分一样厚。在退火之后，锰可以完全扩散 到钴填充中或者可以保留在层120中。保留的量可以发生变化。因此，在一些实施例中，在完 成器件处理之后，在通孔底部附近的粘附层可能几乎没有剩下锰。
[0069] 在示例10中，示例1 -9的主题可以任选地包括，其中，填充材料实质上由钴组成。在 另一个示例中，示例1-9的主题可以任选地包括，其中，粘附层未将导电区与填充材料完全 分隔开，并且填充材料直接接触导电区的部分。因此，通过TEM EDX检测或以其它方式(不论 粘附层是否将填充材料与导电区完全还是不完全分隔开）；都可能有粘附层中没有锰的将 填充材料与导电区分隔开的区域。可以将此视为没有可以检测到的粘附层(不论那里是否 有该层）的区域，并且因此"粘附层未将导电区与填充材料完全分隔开，并且填充材料直接 接触导电区的部分"。
[0070] 示例11包括一种形成金属互连结构的方法，包括:在衬底上的电介质层中形成开 口，其中，开口暴露衬底和附加互连结构的至少其中之一的导电区;在开口中和导电区上以 及还在侧壁上形成包括锰的粘附层；在开口之内和粘附层的表面上形成包括钴的填充材 料;以及去除电介质层的上表面上方的填充材料和粘附层的部分。
[0071 ]在示例12中，示例11的主题可以任选地包括，其中，粘附层包括从由硅、氮、碳、氢、 和氧组成的组中选择的至少一种元素。
[0072] 在示例13中，示例11-12的主题可以任选地包括，其中，粘附层直接接触填充材料。
[0073] 在示例14中，示例11-13的主题可以任选地包括，其中，粘附层直接接触导电区。
[0074] 在示例15中，示例13-14的主题可以任选地包括，其中（a)粘附层包括直接接触电 介质层的第一部分和直接接触导电区的第二部分，并且(b)第一部分包括比第二部分更高 的原子％的猛。
[0075] 在示例16中，示例13-15的主题可以任选地包括利用共形的方法形成粘附层，并且 利用非共形的方法形成填充层。
[0076]在另一个示例中，示例13-15的主题可以任选地包括直接在粘附层和填充材料的 顶部上形成电介质层，电介质层包括锰;其中，填充材料还包括锰。同样，锰可能已经从粘附 层和/或填充材料迀移到电介质中。
[0077]示例17包括金属互连结构，金属互连结构包括:设置在衬底上的电介质层;设置在 电介质层中并且暴露衬底和附加互连结构的至少其中之一的导电区的开口，开口具有下部 和上部;设置在开口的下部中的插塞，插塞包括钴;设置在侧壁上的粘附层，粘附层包括锰； 以及设置在插塞上和开口的上部中的填充材料，填充材料包括钴。
[0078] 在示例18中，示例17的主题可以任选地包括，其中，粘附层直接接触插塞和电介 质。
[0079] 在示例19中，示例17-18的主题可以任选地包括，其中，粘附层位于插塞与填充材 料之间。
[0080] 在示例20中，示例17-19的主题可以任选地包括，其中，插塞和填充材料具有不同 的成分。
[0081] 在另一个示例20中，示例17-19的主题可以任选地包括直接形成在粘附层和填充 材料的顶部上的电介质层，电介质层包括锰;其中，填充材料还包括锰。锰可能已经从粘附 层迀移到电介质中。
[0082] 已经出于说明和描述的目的介绍了本发明的实施例的前述描述。其并不旨在穷举 或将本发明限制到所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、 在……之上、在……之下、上、下、第一、第二等术语，它们仅用于描述性目的而不被认为是 限制性的。例如，标示相对垂直位置的术语指代衬底或集成电路的器件侧(或有源表面)是 该衬底的"顶"表面的情形;衬底实际上可以处于任何取向，以使得在标准的地面参考系中， 衬底的"顶"侧可以低于"底"侧并且仍然落在术语"顶"的意义内。如本文中（包括权利要求 书中）所使用的术语"在……上"并不指示在第二层"上"的第一层直接在第二层上并且与第 二层直接接触，除非对此进行明确陈述;在第一层与位于第一层上的第二层之间可以存在 第三层或其它结构。可以在若干位置和取向上制造、使用或装运本文中所描述的器件或制 品的实施例。相关领域技术人员可以意识到，鉴于以上教导，可以做出许多修改和变化。本 领域技术人员将认识到针对图中所示的各个部件的各种等价组合和替换。因此，本发明的 范围旨在不受该【具体实施方式】的限制，而是受所附权利要求的限制。
【主权项】
1. 一种金属互连结构，包括： 衬底上的电介质层； 所述电介质层中的开口，其中，所述开口具有侧壁并且暴露所述衬底和附加互连结构 的至少其中之一的导电区； 所述导电区上和所述侧壁上的粘附层，所述粘附层包括锰；以及 所述开口内和所述粘附层的表面上的填充材料，所述填充材料包括钴。2. 根据权利要求1所述的结构，其中，所述填充材料由至少50原子％的钴构成。3. 根据权利要求2所述的结构，其中，所述粘附层包括从由硅、氮、碳、氢、和氧组成的组 中选择的至少一种元素。4. 根据权利要求2所述的结构，其中，所述粘附层不厚于50A。5. 根据权利要求4所述的结构，其中，所述粘附层直接接触所述填充材料。6. 根据权利要求5所述的结构，其中，所述粘附层直接接触所述导电区。7. 根据权利要求6所述的结构，其中，所述粘附层直接接触所述电介质层。8. 根据权利要求7所述的结构，其中，所述填充材料包括直接接触包括在所述粘附层中 的锰的锰。9. 根据权利要求2所述的结构，其中，所述填充材料包括从由硅和锰组成的组中选择的 至少一种元素。10. 根据权利要求2所述的结构，其中，（a)所述粘附层包括直接接触所述电介质层的第 一部分和直接接触所述导电区的第二部分，并且(b)所述第一部分包括比所述第二部分更 尚的原子％的猛。11. 根据权利要求10所述的结构，其中，所述粘附层未将所述导电区与所述填充材料完 全分隔开，并且所述填充材料直接接触所述导电区的部分。12. 根据权利要求2所述的结构，其中，所述填充材料实质上由钴组成。13. 根据权利要求1所述的结构，包括直接形成在所述粘附层和所述填充材料的顶部上 的电介质层，所述电介质层包括锰;其中，所述填充材料也包括锰。14. 根据权利要求1所述的结构，包括直接形成在所述填充材料的顶部上的电介质层， 所述电介质层包括第一材料;其中，所述第一材料还包括在所述填充材料中，并且所述第一 材料是从包括 Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W、Ru、P、B、C、N、Si、Ge、Mg、Zn、Rh、Pt、 Cd、Hf、In、Sn、C、0、Be、Ca、Zr、Nb、Mo、Ir、Re、和 Pd 的组中选择的。15. -种形成金属互连结构的方法，包括： 在衬底上的电介质层中形成开口，其中，所述开口暴露所述衬底和附加互连结构的至 少其中之一的导电区； 在所述开口中和所述导电区上以及还在侧壁上形成包括锰的粘附层； 在所述开口内和所述粘附层的表面上形成包括钴的填充材料；以及 去除所述填充材料和所述粘附层的位于所述电介质层的上表面上方的部分。16. 根据权利要求15所述的方法，其中，所述粘附层包括从由硅、氮、碳、氢、和氧组成的 组中选择的至少一种元素。17. 根据权利要求15所述的方法，其中，所述粘附层直接接触所述填充材料。18. 根据权利要求15所述的方法，其中，所述粘附层直接接触所述导电区。19. 根据权利要求15所述的方法，其中，（a)所述粘附层包括直接接触所述电介质层的 第一部分和直接接触所述导电区的第二部分，并且(b)所述第一部分包括比所述第二部分 更高的原子％的锰。20. 根据权利要求15所述的方法，包括:利用共形方法形成所述粘附层，以及利用非共 形方法形成所述填充层。21. 根据权利要求15所述的方法，包括直接在所述粘附层和所述填充材料的顶部上形 成电介质层，所述电介质层包括锰;其中，所述填充材料也包括锰。22. -种金属互连结构，包括： 衬底上的电介质层； 包括在所述电介质层中的开口，所述开口具有下部和上部，所述开口暴露所述衬底和 附加互连结构的至少其中之一中的导电区， 包括在所述开口的所述下部中的插塞，所述插塞包括钴； 在侧壁上的粘附层，所述粘附层包括锰；以及 在所述插塞上并且包括在所述开口的所述上部中的填充材料，所述填充材料包括钴。23. 根据权利要求22所述的结构，其中，所述粘附层直接接触所述插塞和所述电介质。24. 根据权利要求22所述的结构，其中，所述粘附层位于所述插塞与所述填充材料之 间。25. 根据权利要求22所述的互连结构，包括直接形成在所述粘附层和所述填充材料的 顶部上的电介质层，所述电介质层包括锰;其中，所述填充材料也包括锰。
【文档编号】H01L21/3205GK106068549SQ201580002697
【公开日】2016年11月2日
【申请日】2015年2月21日 公开号201580002697.9, CN 106068549 A, CN 106068549A, CN 201580002697, CN-A-106068549, CN106068549 A, CN106068549A, CN201580002697, CN201580002697.9, PCT/2015/198, PCT/IB/15/000198, PCT/IB/15/00198, PCT/IB/2015/000198, PCT/IB/2015/00198, PCT/IB15/000198, PCT/IB15/00198, PCT/IB15000198, PCT/IB1500198, PCT/IB2015/000198, PCT/IB2015/00198, PCT/IB2015000198, PCT/IB201500198
【发明人】C·J·杰泽斯基, T·K·因杜库里, R·V·谢比亚姆, C·T·卡弗
【申请人】英特尔公司