固态成像器件及成像装置的制造方法
【专利摘要】本发明涉及可以提供图像质量在更高的像素信号读取速度下不发生恶化的固态成像元件的固态成像元件和固态成像装置。在具有多个像素的二维阵列的像素阵列模块中，每个像素包括光电转换元件、用于从所述光电转换元件读取信号的多个晶体管以及用于驱动所述晶体管的布线，针对像素的每个二维布置的行设置有多条像素输出线，且所述像素的所述像素输出线被布置成划分到多个布线层中。本发明可例如应用于CMOS图像传感器。
【专利说明】
固态成像器件及成像装置
技术领域
[0001]本发明涉及固态成像器件和成像装置，并特别地涉及如下的固态成像器件和成像装置:能够提供不会由于像素信号的读取速度的增大而导致图像质量恶化的固态成像器件。
【背景技术】
[0002]通常，诸如互补金属氧化物半导体图像传感器(Complementary Metal OxideSemiconducto^CMOS)之类的固态成像器件已被广泛地用于诸如数码相机等成像装置。固态成像器件具有像素阵列模块，在该像素阵列模块中，多个像素二维地排列，每个像素包括作为光电转换装置的光电二极管(PD)以及多个晶体管，且在每个像素中对入射光进行光电转换(例如，参见专利文件I)。
[0003]引用列表
[0004]专利文件
[0005]专利文件1:日本专利申请特开第2013-41915号
【发明内容】
[0006]本发明要解决的问题
[0007]近年来，在诸如CMOS图像传感器之类的固态成像器件中，对增大从像素读取像素信号的读取速度的要求越来越强烈。
[0008]本发明是针对这种情况而提出的，并提供了不会由于从像素读取像素信号的速度的增加而导致图像质量恶化的固态成像器件。
[0009]问题的解决方案
[0010]本发明的第一实施例的固态成像器件是包括二维地排列有多个像素的像素阵列模块的固态成像器件，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，其中，在所述像素阵列模块中，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且所述像素的所述多条像素输出线分离地布置在多个布线层中。
[0011]所述多条像素输出线中的彼此相邻的像素输出线可分别布置在不同的布线层中。
[0012]所述多条像素输出线中的彼此相邻的像素输出线可被分别布置成在第一布线层和第二布线层中交替地切换。
[0013]所述多条像素输出线中的布置在与浮动扩散部的布线最靠近的位置处的像素输出线可被布置在与所述浮动扩散部的布线层不同的布线层中。
[0014]可以包括如下结构:在所述结构中，在布置有所述多条像素输出线的所述第一布线层与所述第二布线层之间，夹有其它布线层。
[0015]可在所述其它布线层中布置屏蔽布线。
[0016]电源线或接地布线以及所述像素输出线可被布置在第一布线层中以在垂直方向或水平方向上处于相同的方向，并可布置在与给定布线垂直的方向上，所述给定布线被布置在未布置有所述像素输出线的第二布线层中。
[0017]可将伪布线布置在分别布置在不同布线层中的所述像素输出线的外围，以使所述像素输出线的负载电容均一。
[0018]对于布置有所述像素输出线的每个布线层，所述像素输出线之间的间隔可彼此不同。
[0019]所述像素输出线可被分别接线成经由接触部在不同的布线层中交替地切换。
[0020]布线的切换的周期是以使所述多条像素输出线之中的彼此相邻的所述像素输出线的布线层彼此不同的方式而变化的。
[0021]在所述多条像素输出线中的布置在与浮动扩散部的布线最靠近的位置处的像素输出线与所述浮动扩散部的所述布线之间可以布置有屏蔽布线。
[0022]在本发明的第一实施例的固态成像器件中，在二维地排列有多个像素的所述像素阵列模块中，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且所述像素的所述多条像素输出线分离地布置在所述多个布线层中。
[0023]本发明的第二实施例的成像装置是安装有固态成像器件的成像装置，所述固态成像器件包括二维地排列有多个像素的像素阵列模块，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，其中，在所述像素阵列模块中，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且所述像素的所述多条像素输出线分离地布置在多个布线层中。
[0024]在本发明的第二方面的成像装置中，安装有所述固态成像器件，其中，在二维地排列有多个像素的所述像素阵列模块中，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且所述像素的所述多条像素输出线分离地布置在多个布线层中。
[0025]本发明的效果
[0026]根据本发明的第一方面和第二方面，可以提供不会由于像素信号的读取速度的增大而导致图像质量恶化的固态成像器件。
[0027]此外，此处说明的效果不一定是限制性的，并可以是本说明书中说明的任何效果。
【附图说明】
[0028]图1是说明了由每一列设置有多条像素输出线的像素结构中的布线密度的增大而造成的影响的示图。
[0029 ]图2是图示了应用了本发明的CMOS图像传感器的构造示例的示图。
[0030]图3是图示了像素和外围电路的详细构造示例的示图。
[0031 ]图4是说明了从每个像素的读取操作的时序图。
[0032]图5是图示了每一列设置有两条像素输出线的像素结构的示图。
[0033]图6是图示了每一列设置有四条像素输出线的像素结构的示图。
[0034]图7是图示了第一实施例的像素的布线结构的剖视图。
[0035]图8是图示了第二实施例的像素的布线结构的剖视图。
[0036]图9是图示了第三实施例的像素的布线结构的剖视图。
[0037]图10是图示了第四实施例的像素的布线结构的剖视图。
[0038]图11是图示了第五实施例的像素的布线结构的剖视图。
[0039]图12是图示了第六实施例的像素的布线结构的剖视图。
[0040]图13是图示了第七实施例的像素的布线结构的剖视图。
[0041]图14是图示了第八实施例的像素的布线结构的剖视图。
[0042]图15是应用了本发明的电子设备的构造示例的示图。
【具体实施方式】
[0043]在下文中，将参考附图对本发明的实施例进行说明。然而，按照下面的顺序进行说明。
[0044]1.由布线密度的增大而导致的影响
[0045]2.系统构造
[0046]3.像素的布线结构
[0047](I)第一实施例:基本布线结构
[0048](2)第二实施例:使用伪布线(dummy wiring)的布线结构
[0049](3)第三实施例:调整了像素输出线的间隔的布线结构
[0050](4)第四实施例:使用屏蔽布线的布线结构
[0051](5)第五实施例:使用屏蔽布线层的布线结构
[0052](6)第六实施例:布线层以恒定的间隔交替地切换的布线结构
[0053](7)第七实施例:在重新布置布线结构之后布置像素输出线的布线结构
[0054](8)第八实施例:在多个布线层中布置有多条像素输出线的布线结构
[0055]4.电子设备的构造
[0056]〈1.由布线密度的增大而导致的影响〉
[0057]图1图示了像素阵列模块中的第N条线和第N+1条线的像素20的构造。如图1的A所示，在每个像素20中，在光电转换装置21中进行光电转换并累积的电荷经由传输晶体管22被传输至作为浮动扩散区域的浮动扩散部(FD)26。
[0058]然后，浮动扩散部26中累积的电荷通过放大晶体管24被转换成取决于其电平的像素信号，且被选择晶体管25选择的像素信号经由像素输出线42被输出。此外，在每个像素20中，设置了用于对放大晶体管24的栅电极电位进行复位的复位晶体管23。
[0059]这里，在每个像素20中，可以通过增加与选择晶体管25连接的像素输出线42的数量来提高像素信号的读取速度。在图1的B的构造中，针对每列的像素20设置有两条像素输出线42，并且例如，第N条线的像素20中的选择晶体管25连接到像素输出线42-1，且第N+1条线的像素20中的选择晶体管25连接到像素输出线42-2。因此，与图1的A的存在一条像素输出线42的情况相比，在图1的B的构造中，能够以双倍的速度读取像素信号。
[0060]此外，在图1的C的构造中，针对每列的像素20设置有四条像素输出线42，且每行的像素20中的选择晶体管25连接到像素输出线42-1至42-4中的任一者。因此，与图1的B的设置有两条像素输出线42的构造相比，在图1的C的构造中，能够以更高的速度读取像素信号。
[0061]同时，如图1所示，通过每一列设置多条像素输出线42能够提高像素信号的读取速度;然而，由于每一列设置了多条像素输出线42，布线密度增大并且产生各种影响。特别地，在推进单元小型化的情况下，布局上的限制增加，且即使布局是可能的，也会对性能产生影响。
[0062]S卩，由于像素输出线42之间的距离缩短，布线的寄生电容增大，且RC延迟增大。此夕卜，例如，如图1的C所示，在布置有四条像素输出线42-1至42-4的情况下，由于像素输出线42-2和42-3被夹在其它像素输出线42之间，所以像素输出线42-1和42-4的寄生电容增大。另外，由于在多条像素输出线42之间出现寄生电容差异，所以在输出特性之间引起了差异，且这成为了导致诸如横向条纹等图像质量恶化的因素。
[0063]此外，例如，如图1的B的“A”和图1的C的“B”所示，布线之间的耦合可能会引起电混色。另外，布线密度的增大使与其它节点的耦合电容增大。此外，例如，如图1的B所示，由于设置了多条像素输出线42，布线之间的距离无法充分地增大，并且浮动扩散部26与像素输出线42-1之间的耦合电容C增大，且这成为了使电混色劣化的因素。
[0064]另外，由于浮动扩散部26与像素输出线42之间的耦合电容根据到像素输出线42的物理距离而发生变化，所以可能会引起图像质量的劣化。例如，如图1的B所示，当将第N+1条线的像素20中的像素输出线42-1与浮动扩散部26之间的耦合电容C与第N条线的像素20中的像素输出线42-2与浮动扩散部26之间的耦合电容D进行比较时，由于像素输出线42-1在物理距离上更为靠近，所以耦合电容C更大，且混色的量的差异可能会表现为诸如屏幕上的横向条纹等图像质量劣化。
[0065]因此，在应用了本发明的CMOS图像传感器中，能够在如上所述每一列设置有多条像素输出线的像素结构中避免由布线密度的增大造成的影响。在下文中，对应用了本发明的CMOS图像传感器进行说明。
[0066]〈2.系统构造〉
[0067](CMOS图像传感器的构造示例)
[0068]图2是图示了应用了本发明的CMOS图像传感器的构造示例的示图。
[0069]图2的CMOS图像传感器100包括像素阵列模块111、垂直驱动电路112、快门驱动电路113、⑶S电路114、水平驱动电路115、AGC 116、A/D电路117和时序产生器118。
[0070]在像素阵列模块111中，多个像素二维地排列，每个像素包括光电转换装置和多个晶体管。此外，用于驱动各个像素的多个信号布线以及各个像素的输出信号线连接到像素阵列模块111。
[0071]垂直驱动电路112经由行控制线141将用于从像素选择读取行的信号提供至像素阵列模块111。
[0072]快门驱动电路113以与垂直驱动电路112类似的方式执行像素的行选择，并能够通过调整相对于垂直驱动电路112的间隔来调整光电转换装置的曝光时间(累积时间)。从由垂直驱动电路112选择的行读取的信号经由针对每列设置的像素输出线142被输入至针对每一列或多列布置的⑶S电路114。
[0073]相关双采样(CDS)电路114经由像素输出线142接收来自每个像素的复位电平和信号电平，并通过执行复位电平与信号电平之间的减法运算来去除每个像素的固定模式噪声(fixed pattern noise)。
[0074]水平驱动电路115顺序地选择执行了CDS处理并存储在每列中的信号;被选择的列的信号经由水平信号线143被传递至后续阶段的自动增益控制器(Auto Gain Controller,AGC)116，并乘以适当的增益，然后通过模/数(A/D)电路117从模拟信号被转换成数字信号。以此方式获得的信号被输出至CMOS图像传感器100的外部。
[0075]此外，诸如垂直驱动电路112、快门驱动电路113XDS电路114、水平驱动电路115、AGC 116和A/D电路117等每个模块通过在时序产生器118内部产生的信号进行驱动。
[0076]CMOS图像传感器100的上述构造是CMOS图像传感器的示例，且可以采用诸如在外部或在每列中包括A/D电路的构造以及仅包括一个CDS电路的构造等其它构造。
[0077](像素和外围电路的构造示例)
[0078]图3是图示了图2的CMOS图像传感器100中的像素和外围电路的详细构造示例的示图。
[0079]如图3所示，每个像素220针对一个光电转换装置221包括传输晶体管222、复位晶体管223、放大晶体管224和选择晶体管225这四个晶体管作为有源器件。
[0080]光电转换装置221是用于将入射光光电转换成电荷量取决于入射光的光量的电荷。传输晶体管222将被光电转换装置221光电转换的信号电荷经由浮动扩散部226传输至放大晶体管224的栅极电极。传输晶体管222的栅极连接到用于控制传输晶体管222的栅极电位的传输信号布线251。
[0081]复位晶体管223使放大晶体管224的栅电极复位。复位晶体管223的栅极连接到用于控制复位晶体管223的栅极电压的复位信号布线252。此外，复位晶体管223的漏极和放大晶体管224的漏极均连接到电源电压供电线254。
[0082]选择晶体管225连接到像素输出线142，并选择输出像素。选择晶体管225的栅极连接到用于控制选择晶体管225的栅极电位的选择信号布线253。
[0083]晶体管227是用于向像素输出线142提供恒定电流的晶体管，并向被选择的像素的放大晶体管224提供恒定电流以使放大晶体管224作为源极跟随器进行操作，并且在像素输出线142中出现相对于放大晶体管224的栅极电位具有某恒定电压差的电位。此外，恒定电位供电线261向晶体管227的栅极提供恒定电位，使得晶体管227执行饱和区域操作以提供某恒定电流。
[0084]垂直驱动电路112包括垂直选择电路211以及针对每行设置的行选择AND装置212、行选择AND装置213和行选择AND装置214。
[0085]用于将传输信号TRG传输至每行的传输信号布线251的信号端子241连接到行选择AND装置212的一个输入端口，且垂直选择电路211的输出端连接到另一输入端口。此外，行选择AND装置212的输出端口连接到传输信号布线251。
[0086]用于将复位信号RST传输至每行的复位信号布线252的信号端子242连接到行选择AND装置213的一个输入端口，且垂直选择电路211的输出端连接到另一输入端口。此外，行选择AND装置213的输出端口连接到复位信号布线252。
[0087]用于将选择信号SEL传输至每行的选择信号布线253的信号端子243连接到行选择AND装置214的一个输入端口，且垂直选择电路211的输出端连接到另一输入端口。此外，行选择AND装置214的输出端口连接到选择信号布线253。
[0088]由于二维地排列在像素阵列模块111中的每个像素及它们的外围电路具有这种构造，所以每个驱动信号仅被提供至由垂直选择电路211选择的行的每个信号布线。如图4中的时序图所示地执行每个像素的读取操作。
[0089]图4是说明了每个像素的读取操作的时序图。此外，在图4的时序图中，时间的方向是从附图中的左侧至右侧的方向。另外，选择信号SEL是经由选择信号布线253输入至选择晶体管225的栅极的脉冲驱动信号。复位信号RST是经由复位信号布线252输入至复位晶体管223的栅极的脉冲驱动信号。传输信号TRG是经由传输信号布线251输入至传输晶体管222的脉冲驱动信号。
[0090]如图4所示，在时间tl至t6期间，选择信号SEL变为H电平，且选择晶体管225导通。此外，在时间t2处，复位信号RST变为H电平，且复位晶体管223导通。因此，放大晶体管224的栅电极被复位。此后，在时间t3处，使复位信号RST变为L电平，并且复位晶体管223被关断，然后与每个像素的复位电平相对应的电压被读取至后续阶段的CDS电路114。
[0091]接下来，在时间t4处，使传输信号TRG变为H电平并且传输晶体管222被导通，使得累积在光电转换装置221中的电荷被传输至放大晶体管224的栅极。在时间t5处，当完成电荷的传输时，使传输信号TRG变为L电平并且传输晶体管222被关断，然后取决于累积的电荷的量的信号电平的电压被读取至后续阶段的CDS电路114。
[0092]在CDS电路114中，在先前读取的复位电平与信号电平之间进行减法运算，并且针对每个像素消除由于读取晶体管的Vth的变化而产生的固定模式噪声。累积在CDS电路114中的信号在被列选择电路281选择时经由水平信号线143被后续阶段的诸如AGC 116之类的电路读取，并被处理。
[0093](每一列设置有多条像素输出线的像素结构)
[0094]图5是图示了每一列设置有两条像素输出线的像素结构的示图。
[0095]在图5的像素结构中，针对每列设置有两条像素输出线142-1和142-2。设置在第N条线、第N+2条线、第N+4条线……中的每个像素220的选择晶体管225连接到像素输出线142-1。另一方面，设置在第N+1条线、第N+3条线、第N+5条线……中的每个像素220的选择晶体管225连接到像素输出线142-2。
[0096]像素输出线142-1连接到⑶S电路114-1并由列选择电路281-1驱动，且通过水平信号线143-1执行读取。另一方面，像素输出线142-2连接到CDS电路114-2并由列选择电路281-2驱动，且通过水平信号线143-2执行读取。
[0097]以此方式，通过以读取线路分离的构造并行地同时从两行进行读取，能够提高像素信号的读取速度。
[0098]此外，如图6所示，可针对每列设置四条像素输出线142-1至142-4。在图6的像素结构中，例如，设置在第N条线、第N+4条线......中的每个像素220的选择晶体管225连接到像素输出线142-1，且设置在第N+1条线、第N+5条线……中的每个像素220的选择晶体管225连接到像素输出线142-2。
[0099]此外，在图6的像素结构中，设置在第N+2条线、第N+6条线……中的每个像素220的选择晶体管225连接到像素输出线142-3，且设置在第N+3条线、第N+7条线……中的每个像素220的选择晶体管225连接到像素输出线142-4，且这些像素输出线分别连接到不同的⑶S电路114，并进而被不同的列选择电路281驱动。因此，以并行的方式同时执行四行的读取，且能够进一步提高像素信号的读取速度。
[0100]〈3.像素的布线结构〉
[0101]同时，如上所述，通过为每一列设置多条像素输出线142，能够实现像素信号的读取速度的提高，例如，在设置有两条像素输出线142的情况下，能够以双倍的速度读取信号像素;然而，由于布线密度增大，所以产生了诸如寄生电容增大和屏幕上的横向条纹等各种影响。因此，在本发明中，通过使布置有多条像素输出线142的布线层分离，增大像素输出线之间的距离以及距其它节点的距离来减小寄生电容，且能够避免固态成像器件中独有的因每个节点的轻微电容差异而产生的诸如屏幕上的横向条纹之类的影响。
[0102]在下文中，通过使用第一实施例至第八实施例来说明多条像素输出线142分离地布置在多个布线层中的像素布线结构。
[0103](I)第一实施例
[0104]图7是图示了第一实施例的像素的布线结构的剖视图。此外，在图7的剖视图中，在平行地布置的四条像素输出线142-1至142-4的左侧图示了浮动扩散部226的布线(在下文中，被称为“H)布线226”)；然而，省略了其它布线以简化说明。在稍后说明的其它附图中，类似之处在于都省略了除FD布线226之外的布线。
[0105]为了进行比较，在图7的A中，图示了所有像素输出线142-1至142-4均布置在一个布线层(第一布线层)中的布线结构。在采用图7的A的布线结构的情况下，如先前所述，由于FD布线226与像素输出线142-1之间的间隔或像素输出线142-1至142-4之间的间隔变窄，布线的寄生电容增大且RC延迟变得更大，或者出现布线之间耦合的问题。
[0106]因此，在本发明中，如图7的B所示，使像素输出线142-1至142-4分离地布置在多个布线层(第一布线层和第二布线层)中。即，在图7的B的布线结构中，在四条像素输出线142平行地布置在H)布线226的右侧的情况下，四条像素输出线142中的像素输出线142-2和像素输出线142-4布置在第一布线层中，且像素输出线142-1和像素输出线142-3布置在第二布线层中。
[0107]通过采用图7的B的布线结构，像素输出线142-1至142-4交替地布置在第一布线层和第二布线层中，且像素输出线142之间的距离增大，从而能够抑制寄生电容。此外，在图7的B的布线结构中，布置在与H)布线226最靠近的位置的像素输出线142-1被布置在与布置有FD布线226的第一布线层不同的第二布线层中，从而能够抑制耦合电容。因此，能够抑制由于如下事实而在每个像素的信号输出之间发生差异:相对于像素输出线142-2至142-4与浮动扩散部226之间的耦合电容，仅像素输出线142-1与浮动扩散部226之间的耦合电容增大。
[0108]此外，在图7的B的布线结构中，图示了H)布线226、像素输出线142-2和像素输出线142-4布置在相同的第一布线层中的示例;然而，H)布线226、像素输出线142-2和像素输出线142-4可被布置在不同的布线层中，且例如，像素输出线142-2和像素输出线142-4可被布置在第三布线层(未图示)中。
[0109]如上所述，在第一实施例中，在每一列设置有多条像素输出线142的像素结构中，多条像素输出线142被分离地布置在多个布线层中，且布置在与FD布线226最靠近的位置处的像素输出线142-1被布置在与H)布线226的布线层不同的布线层中，从而能够避免由布线密度的增大而造成的影响。
[0110](2)第二实施例
[0111]图8是图示了第二实施例的像素的布线结构的剖视图。
[0112]在图8的布线结构中，与图7的B的布线结构类似，多条像素输出线142中的像素输出线142-2和像素输出线142-4布置在第一布线层中，且像素输出线142-1和像素输出线142-3布置在第二布线层中。此外，FD布线226布置在第一布线层中。
[0113]此外，在图8的布线结构中，针对四条像素输出线142设置有伪布线311-1至311-3。即，伪布线311-1至311-3被布置在分别布置在不同布线层中的像素输出线142-1至142-4的外围，以使像素输出线142的负载电容均一。
[0114]例如，伪布线311-1布置在像素输出线142-1的左侧，伪布线311-2布置在像素输出线142-3的右侧，且伪布线311-3布置在像素输出线142-4的右侧，以使在被其它像素输出线142夹在中间的像素输出线142与布置在两端的像素输出线142之间的负载电容均一。此外，除浮动部的布线之外，例如，用于电源、接地和驱动信号的布线可用于伪布线311。
[0115]如上所述，在第二实施例中，在每一列设置有多条像素输出线142的像素结构中，多条像素输出线142分离地布置在多个布线层中，另外，伪布线311布置在多条像素输出线142的外围，以使像素输出线142的负载电容均一，从而能够避免由布线密度的增大造成的影响。此外，在第二实施例中，H)布线226和布置在与FD布线226最靠近的位置处的像素输出线142-1可以被分别地布置在不同的布线层中。
[0116](3)第三实施例
[0117]图9是图示了第三实施例的像素的布线结构的剖视图。
[0118]在图9的布线结构中，与图7的B的布线结构类似，多条像素输出线142中的像素输出线142-2和像素输出线142-4布置在第一布线层中，且像素输出线142-1和像素输出线142-3布置在第二布线层中。此外，FD布线226布置在第一布线层中。
[0119]然而，在图9的布线结构中，布置在第二布线层中的像素输出线142-1与像素输出线142-3之间的间隔窄于布置在第一布线层中的像素输出线142-2与像素输出线142-4之间的间隔。即，已知的是，在作为第二布线层的下层的第一布线层中，将被用来获取供电的馈线(feeder line)等的布局经常变得紧密且寄生电容增大，且将布置在作为上层的第二布线层中的像素输出线142-1与像素输出线142-3之间的间隔更窄，以使对像素输出线142作出贡献的总寄生电容与作为下层的第一布线层中的寄生电容一致。
[0120]如上所述，在第三实施例中，在每一列设置有多条像素输出线142的像素结构中，多条像素输出线142分离地布置在多个布线层中，另外，使布置在上布线层(第二布线层)中的像素输出线142-1与像素输出线142-3之间的间隔更窄，以使寄生电容与下布线层(第一布线层)中的寄生电容一致，从而能够避免由布线密度的增大造成的影响。此外，在第三实施例中，FD布线226和布置在与H)布线226最靠近的位置处的像素输出线142-1可以被分离地布置在不同的布线层中。
[0121](4)第四实施例
[0122]图10是图示了第四实施例的像素的布线结构的剖视图。
[0123]在图10的布线结构中，与图7的B的布线结构类似，多条像素输出线142分离地布置在多个布线层中；然而，H)布线226和布置在与FD布线226最靠近的位置处的像素输出线142布置在相同的布线层中。即，对于布置在第一布线层中的H)布线226，像素输出线142-1和像素输出线142-3布置在第一布线层中，且像素输出线142-2和像素输出线142-4布置在第二布线层中。
[0124]此外，在图10的布线结构中，在第一布线层中，在H)布线226与像素输出线142-1之间布置有屏蔽布线321。即，通过在FD布线226与像素输出线142-1之间布置屏蔽布线321，能够降低FD布线226与像素输出线142-1之间的耦合。
[0125]如上所述，在第四实施例中，在每一列设置有多条像素输出线142的像素结构中，多条像素输出线142分离地布置在多个布线层中，且H)布线226以及布置在与H)布线226最靠近的位置处的像素输出线142-1布置在相同的布线层中，另外，屏蔽布线321布置在H)布线226与像素输出线142-1之间以降低这些布线之间的耦合，从而能够避免由布线密度的增大而造成的影响。
[0126](5)第五实施例
[0127]图11是图示了第五实施例的像素的布线结构的剖视图。
[0128]在图11的布线结构中，与图7的B的布线结构类似，多条像素输出线142分离地布置在多个布线层中；然而，在布置有H)布线226、像素输出线142-2和像素输出线142-4的第一布线层与布置有像素输出线142-1和像素输出线142-3的第三布线层之间，设置有其它布线层(第二布线层)。
[0129]即，像素输出线142-1和像素输出线142-3不是布置在作为布置有H)布线226、像素输出线142-2和像素输出线142-4的第一布线层的上层的第二布线层中，而是布置在作为更上层的第三层中。因此，在图11的布线结构中，通过其它布线层(第二布线层)，能够物理地抑制像素输出线142-1和像素输出线142-3与像素输出线142-2和像素输出线142-4之间的耦合以及像素输出线142-1和像素输出线142-3与浮动扩散部226之间的耦合。
[0130]此外，在图11的布线结构中，可以在其它布线层(第二布线层)中布置屏蔽布线331。
[0131]如上所述，在第五实施例中，在每一列设置有多条像素输出线142的像素结构中，多条像素输出线142分离地布置在多个布线层(第一布线层和第二布线层)中，另外，在上布线层(第一布线层)与下布线层(第三布线层)之间设置有其它布线层(第二布线层)，从而能够避免由布线密度的增大造成的影响。此外，在第五实施例中，ro布线226以及布置在与ro布线226最靠近的位置处的像素输出线142-1可以被分别布置在不同的布线层中。
[0132](6)第六实施例
[0133]图12是图示了第六实施例的像素的布线结构的立体图。
[0134]在图12的布线结构中，与图7的B的一个像素输出线142通过使用不同的布线层中的各者而被接线在单层中的布线结构相比，在经由接触部341以恒定的间隔交替地切换第一布线层和第二布线层这两个布线层的同时进行布线。另外，由彼此相邻的像素输出线142以相互逆向的周期来进行第一布线层与第二布线层之间的这种切换。
[0135]具体地，在图12的布线结构中，图示了像素输出线142-1与像素输出线142-2之间的切换周期的示例；当一条像素输出线142-1位于第一布线层中时，另一像素输出线142-2位于第二布线层中。此外，当一条像素输出线142-1经由接触部341-1位于第二布线层中时，另一像素输出线142-2经由接触部341-2位于第一布线层中。
[0136]在图12的这种布线结构下，尽可能地防止了彼此相邻的像素输出线142的布线层类似，使得能够与图7的B的布线结构类似地抑制像素输出线142之间的寄生电容。此外，与图7的B的由于通过使用不同布线层中的各者在单层中抽出一条像素输出线142而可能在像素输出线142之间产生特性差异的布线结构相比，在图12的布线结构中能够抑制因层之间的差异而产生的特性差异。
[0137]此外，关于经由接触部341在不同的布线层之间交替地切换像素输出线142的周期，例如，可以根据布局以及诸如一像素单元、两像素单元或四像素单元等像素的共用单元来采取最佳的周期。
[0138]如上所述，在第六实施例中，在每一列设置有多条像素输出线142的像素结构中，当多条像素输出线142分离地布置在多个布线层中时，针对每条像素输出线142，经由接触部341以恒定的间隔交替地切换布置有像素输出线的布线层，从而能够避免由布线密度的增大而导致的影响。
[0139](7)第七实施例
[0140]图13是图示了第七实施例的像素的布线结构的立体图。
[0141]在上述实施例的像素的布线结构中，由于像素输出线142被布置在非最初使用的布线层中，所以，目的布线层最初必须留有空间，或在没有空间的情况下，必须增加布线构造的设计(诸如新增加布线层本身)。
[0142]在图13的A中，为了进行比较，图示了所有四条像素输出线142-1至142-4均布置在一个布线层(第一布线层)中的情况的布线结构。在图13的A的布线结构中，垂直方向上的像素输出线142-1至142-4布置在第一布线层中，水平方向上的驱动布线351-1和351-2例如布置在第二布线层中，且用于供电的宽宽度电源布线352-1和352-2以网格图案的形式布置在第三布线层中。此外，在像素的实际布线结构中，存在很多除这些布线之外的布线;这里，省略了那些布线以简化说明。
[0143]另一方面，在本发明中，如图13的B所示，四条像素输出线142中的像素输出线142-2和像素输出线142-4布置在第一布线层中，且像素输出线142-1和像素输出线142-3布置在第三布线层中。另外，在图13的B的布线结构中，在以网格图案的形式布置在图13的A的布线结构的第三布线层中的用于供电的宽宽度电源布线352之中，水平方向上的宽宽度电源布线352-1和垂直方向上的宽宽度电源布线352-2分离地分别布置在第二布线层和第三布线层中。
[0144]S卩，在图13的B的布线结构中，电源线或接地布线(例如，宽宽度电源布线352-2)和像素输出线142(例如，像素输出线142-1和142-3)被布置在第三布线层中以在垂直方向或水平方向上处于相同的方向，并且被布置在与给定布线(例如，驱动布线351-1和351-2以及宽宽度电源布线352-1)垂直的方向上，所述给定布线布置在未布置有像素输出线142的第二布线层中。
[0145]通过以此方式重新布置布线结构，能够在不增加新布线层的情况下将多条像素输出线142分离地布置在多个布线层中。
[0146]如上所述，在第七实施例中，在每一列设置有多条像素输出线142的像素结构中，重新布置布线结构且然后将多条像素输出线142分离地布置在多个布线层中，从而能够避免由布线密度的增大造成的影响。
[0147](8)第八实施例
[0148]图14是图示了第八实施例的像素的布线结构的剖视图。
[0149]在图14的布线结构中，与图7的B的布线结构类似，多条像素输出线142分离地布置在多个布线层中。即，在图14的布线结构中，FD布线226和像素输出线142-1至142-4布置在第一布线层中，且像素输出线142-5至142-8布置在第二布线层中。在这种布线结构的情况下，无法降低每一像素输出线142的寄生电容以及与浮动扩散部226的耦合电容;然而，由于通过使用两层来进行布线，所以与仅使用一层的情况下相比，能够使能够被布置的像素输出线142的数量增加一倍。
[0150]如上所述，在第八实施例中，在每一列设置有多条像素输出线142的像素结构中，能够将多条像素输出线142分离地布置在多个布线层中，从而能够增大能够被布置的像素输出线142的数量。
[0151]此外，上述第一实施例至第八实施例中的每个实施例中的布线结构是示例，且例如针对像素输出线142的布线的数量、像素输出线142的布线之间的间隔、布线层的层数、布线与布线层的组合以及像素结构，能够采用任何构造。此外，还可以采用结合第一实施例至第八实施例中的至少两个实施例的构造。
[0152]根据本发明，在每一列包括多条像素输出线142以通过并行读取来提高速度的像素结构中，像素输出线142分离地布置在多个布线层中，从而增大了布线布局的自由度，另夕卜，能够通过增大像素输出线142的数量来提高像素信号的读取速度。此外，根据本发明，通过增大纵向方向上的距离，能够抑制每一像素输出线142的寄生电容和耦合电容，另外，还能够抑制电混色。另外，根据本发明，能够抑制与诸如浮动扩散部226等其它节点的耦合电容，且混色控制变得可能，另外，能够抑制由于如下事实而产生的诸如屏幕上出现的横向条纹等图像质量劣化:对于每个像素220，耦合电容(S卩，混色的量)不相同。
[0153]〈4.电子设备的构造〉
[0154]图15是图示了应用了本发明的作为电子设备的成像装置的构造示例的示图。
[0155]图15的成像装置500包括:包括透镜组的光学单元501;采用了上述的像素220的各种构造的固态成像器件502;以及作为相机信号处理电路的数字信号处理器(DSP)电路503。此外，成像装置500还包括:帧存储器504、显示单元505、记录单元506、操作单元507以及电源单元508 ASP电路503、帧存储器504、显示单元505、记录单元506、操作单元507和电源单元508经由总线509彼此连接。
[0156]光学单元501从被摄体接收入射光(图像光)并在固态成像器件502的成像表面上形成图像。固态成像器件502针对每个像素将通过光学单元501形成在成像表面上的入射光的光量转化成电信号，并输出电信号作为像素信号。关于固态成像器件502，可以使用诸如根据上述实施例的CMOS图像传感器100等固态成像器件。
[0157]显示单元505包括诸如液晶面板或有机电致发光面板(EL)之类的面板型显示装置，并显示通过固态成像器件502成像的运动图像或静态图像。记录单元506将通过固态成像器件502成像的运动图像或静态图像记录在诸如半导体存储器之类的记录媒介中。
[0158]在用户的操作下，操作单元507发出用于成像装置500中包含的各种功能的操作指令。电源单元508适当地将作为DSP电路503、帧存储器504、显示单元505、记录单元506和操作单元507的操作电源的各种电源供应至这些供应目标。
[0159]通过将根据上述实施例的CMOS图像传感器100用作固态成像器件502，在避免了由于每一列设置多条像素输出线142增大了布线密度而造成的影响的同时，能够实现像素信号的读取速度的提高。
[0160]此外，在上述实施例中，作为示例，已经对本发明被应用于如下CMOS图像传感器的情况进行了说明，在所述CMOS图像传感器中，像素以矩阵显示布置以检测取决于作为物理量的可见光的光量的信号电荷。然而，本发明不限于CMOS图像传感器的应用，并且能够应用于针对像素阵列单元的每个像素列布置有列处理单元的列方法的所有固态成像器件。
[0161]此外，本发明不限于用于检测可见光的入射光的量的分布以成像为图像的固态成像器件的应用，并且可被应用于用于将IR射线或X射线或粒子的入射量的分布成像为图像的固态成像器件以及诸如指纹检测传感器等用于检测诸如压力和电容等其它物理量的分布以广义上地成像为图像的所有固态成像器件(物理量分布检测装置)。
[0162]此外，本发明的实施例不限于上述实施例，并且能够在不偏离本发明的范围的情况下进行各种修改。
[0163]另外，本发明能够具有如下构造。
[0164](I)
[0165]一种固态成像器件，其包括:
[0166]像素阵列模块，在所述像素阵列模块中，多个像素二维地排列，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，其中，
[0167]在所述像素阵列模块中，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且各所述像素的所述多条像素输出线分离地布置在多个布线层中。
[0168](2)
[0169]根据(I)所述的固态成像器件，其中，所述多条像素输出线中的彼此相邻的像素输出线分别布置在不同的布线层中。
[0170](3)
[0171]根据(2)所述的固态成像器件，其中，
[0172]所述多条像素输出线中的彼此相邻的像素输出线被分别布置为在第一布线层和第二布线层中交替地切换。
[0173](4)
[0174]根据(3)所述的固态成像器件，其中，
[0175]所述多条像素输出线中的布置在与浮动扩散部的布线最靠近的位置处的像素输出线被布置在与所述浮动扩散部的布线层不同的布线层中。
[0176](5)
[0177]根据(I)至(4)中任一项所述的固态成像器件，还包括如下结构:在所述结构中，在布置有所述多条像素输出线的第一布线层与第二布线层之间，夹有其它布线层。
[0178](6)
[0179]根据(I)所述的固态成像器件，其中，
[0180]在所述其它布线层中布置有屏蔽布线。
[0181](7)
[0182]根据(I)至(6)中任一项所述的固态成像器件，其中，
[0183]电源布线或接地布线以及所述像素输出线被布置在第一布线层中以在垂直方向或水平方向上处于相同的方向，并且所述电源布线或所述接地布线以及所述像素输出线被布置在垂直于给定布线的方向上，所述给定布线被布置在未布置有所述像素输出线的第二布线层中。
[0184](8)
[0185]根据(I)至(4)中任一项所述的固态成像器件，其中，
[0186]在分别布置在不同布线层中的所述像素输出线的外围布置有伪布线，以使所述像素输出线的负载电容均一。
[0187](9)
[0188]根据(I)至(4)中任一项所述的固态成像器件，其中，对于布置有所述像素输出线的每个布线层的所述像素输出线之间的间隔是互不相同的。
[0189](10)
[0190]根据(I)所述的固态成像器件，其中，所述像素输出线被分别接线成经由接触部在不同的布线层中交替地切换。
[0191](11)
[0192]根据(10)所述的固态成像器件，其中，
[0193]布线的切换的周期是以使所述多条像素输出线之中的彼此相邻的所述像素输出线的布线层彼此不同的方式而变化的。
[0194](12)
[0195]根据(3)所述的固态成像器件，其中，
[0196]在所述多条像素输出线中的布置在与浮动扩散部的布线最靠近的位置处的像素输出线与所述浮动扩散部的所述布线之间布置有屏蔽布线。
[0197](13)
[0198]—种安装有固态成像器件的成像装置，所述固态成像器件包括:
[0199]像素阵列模块，在所述像素阵列模块中，多个像素二维地排列，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，其中，
[0200]在所述像素阵列模块中，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且各所述像素的所述多条像素输出线分离地布置在多个布线层中。
[0201]附图标记列表
[0202]100 CMOS图像传感器
[0203]111像素阵列模块
[0204]112垂直驱动电路
[0205]114 CDS电路
[0206]115水平驱动电路
[0207]142，142-1 至 142-8 像素输出线
[0208]220 像素
[0209]221光电转换装置
[0210]222传输晶体管
[0211]223复位晶体管
[0212]224放大晶体管
[0213]225选择晶体管
[0214]226浮动扩散部
[0215]311-1 至311-3 伪布线
[0216]321屏蔽布线
[0217]331屏蔽布线
[0218]341-1，341-2 接触部
[0219]500成像装置
[0220]502固态成像器件
【主权项】
1.一种固态成像器件，其包括: 像素阵列模块，在所述像素阵列模块中，多个像素二维地排列，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，其中， 在所述像素阵列模块中，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且各所述像素的所述多条像素输出线分离地布置在多个布线层中。2.如权利要求1所述的固态成像器件，其中，所述多条像素输出线中的彼此相邻的像素输出线分别布置在不同的布线层中。3.如权利要求2所述的固态成像器件，其中，所述多条像素输出线中的彼此相邻的像素输出线被分别布置为在第一布线层和第二布线层中交替地切换。4.如权利要求3所述的固态成像器件，其中，所述多条像素输出线中的布置在与浮动扩散部的布线最靠近的位置处的像素输出线被布置在与所述浮动扩散部的布线层不同的布线层中。5.如权利要求1所述的固态成像器件，还包括如下结构:在所述结构中，在布置有所述多条像素输出线的第一布线层与第二布线层之间，夹有其它布线层。6.如权利要求5所述的固态成像器件，其中，在所述其它布线层中布置有屏蔽布线。7.如权利要求1所述的固态成像器件，其中，电源布线或接地布线以及所述像素输出线被布置在第一布线层中以在垂直方向或水平方向上处于相同的方向，并且所述电源布线或所述接地布线以及所述像素输出线被布置在垂直于给定布线的方向上，所述给定布线被布置在未布置有所述像素输出线的第二布线层中。8.如权利要求1所述的固态成像器件，其中， 在分别布置在不同布线层中的所述像素输出线的外围布置有伪布线，以使所述像素输出线的负载电容均一。9.如权利要求1所述的固态成像器件，其中，对于布置有所述像素输出线的每个布线层的所述像素输出线之间的间隔是互不相同的。10.如权利要求1所述的固态成像器件，其中，所述像素输出线被分别接线成经由接触部在不同的布线层中交替地切换。11.如权利要求10所述的固态成像器件，其中，布线的切换的周期是以使所述多条像素输出线之中的彼此相邻的所述像素输出线的布线层彼此不同的方式而变化的。12.如权利要求3所述的固态成像器件，其中， 在所述多条像素输出线中的布置在与浮动扩散部的布线最靠近的位置处的像素输出线与所述浮动扩散部的所述布线之间布置有屏蔽布线。13.—种安装有固态成像器件的成像装置，所述固态成像器件包括: 像素阵列模块，在所述像素阵列模块中，多个像素二维地排列，每个所述像素包括:光电转换装置;用于从所述光电转换装置读取信号的多个晶体管；以及用于驱动所述晶体管的布线，其中， 在所述像素阵列模块中，针对二维地排列的所述多个像素的每一列设置有多条像素输出线，且各所述像素的所述多条像素输出线分离地布置在多个布线层中。
【文档编号】H04N5/369GK106068562SQ201580012575
【公开日】2016年11月2日
【申请日】2015年3月13日 公开号201580012575.8, CN 106068562 A, CN 106068562A, CN 201580012575, CN-A-106068562, CN106068562 A, CN106068562A, CN201580012575, CN201580012575.8, PCT/2015/57528, PCT/JP/15/057528, PCT/JP/15/57528, PCT/JP/2015/057528, PCT/JP/2015/57528, PCT/JP15/057528, PCT/JP15/57528, PCT/JP15057528, PCT/JP1557528, PCT/JP2015/057528, PCT/JP2015/57528, PCT/JP2015057528, PCT/JP201557528
【发明人】阿部高志, 嶋村延幸
【申请人】索尼公司