一种多芯片叠堆式集成电路封装的制作方法

文档序号:10727600阅读:598来源:国知局
一种多芯片叠堆式集成电路封装的制作方法
【专利摘要】本发明公开了一种多芯片叠堆式集成电路封装,其基板上成型有矩形的框体,框体的内壁上成型有若干道台阶,台阶安置有IC芯片,IC芯片和若干触点电连接,触点固定在基板左、右两侧的台阶上,触点通过导线和针脚电连接在一起,针脚固定在基板上,IC芯片之间台阶侧壁上成型有若干贯穿框体外壁的插孔,基板的台阶上插接有散热管,所述框体的顶端上固定有封盖。本发明在多IC芯片的封装结构设置新的散热结构,提高散热效率,同时不会影响封装结构的密封性,防止灰尘颗粒进入封装结构内。
【专利说明】
一种多芯片叠堆式集成电路封装
技术领域
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[0001]本发明涉及集成电路的技术领域,更具体地说涉及一种多芯片叠堆式集成电路封装。
【背景技术】
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[0002]电子产业不断缩小电子元件的尺寸,并在电子元件在持续增加功能,使得集成电路的功能及复杂度不断提升。而此一趋势亦驱使集成电路元件的封装技术朝向小尺寸、高脚数且高电/热效能的方向发展,并符合预定的工业标准。由于高效能集成电路元件产生更高的热量,且现行的小型封装技术仅提供设计人员少许的散热机制,因此需要在其小型的封装结构上设计散热结构以便于实现高效散热,延长集成电路的使用寿命,尤其是一些多IC芯片的封装结构,尤其需要高效的散热结构。

【发明内容】

:
[0003]本发明的目的就是针对现有技术之不足,而提供了一种多芯片叠堆式集成电路封装,其在多IC芯片的封装结构设置新的散热结构,提高散热效率。
[0004]为实现上述目的,本发明的技术方案如下:
[0005]—种多芯片叠堆式集成电路封装,包括基板,基板上成型有矩形的框体,框体的内壁上成型有若干道台阶,台阶安置有IC芯片,IC芯片和若干触点电连接,触点固定在基板左、右两侧的台阶上,触点通过导线和针脚电连接在一起,针脚固定在基板上,IC芯片之间台阶侧壁上成型有若干贯穿框体外壁的插孔,基板的台阶上插接有散热管,所述框体的顶端上固定有封盖。
[0006]所述的散热管上均匀分布在基板的台阶上,IC芯片抵靠在散热管上。
[0007]所述基板台阶上的插孔分布在框体前、后两侧的侧壁上。
[0008]所述触点和针脚之间的导线镶嵌在框体内。
[0009]所述封盖下底面的两侧成型有卡块,卡块卡置在框体的内壁上。
[0010]本发明的有益效果在于:其在多IC芯片的封装结构设置新的散热结构,提高散热效率,同时不会影响封装结构的密封性,防止灰尘颗粒进入封装结构内。
【附图说明】
:
[0011]图1为发明立体的结构示意图;
[0012]图2为发明剖视的结构示意图;
[0013]图3为发明封装壳体立体的结构示意图;
[0014]图4为发明封装壳体俯视的结构示意图。
[0015]图中:1、基板;11、框体;12、台阶;2、封盖;21、卡块;3、针脚;4、散热管;5、触点;6、IC芯片;7、导线。【具体实施方式】:
[0016]实施例:见图1至4所示,一种多芯片叠堆式集成电路封装,包括基板I,基板I上成型有矩形的框体11,框体11的内壁上成型有若干道台阶12,台阶12安置有IC芯片6,IC芯片6和若干触点5电连接,触点5固定在基板I左、右两侧的台阶12上,触点5通过导线7和针脚3电连接在一起,针脚3固定在基板I上,IC芯片6之间台阶12侧壁上成型有若干贯穿框体11外壁的插孔,基板I的台阶12上插接有散热管4,所述框体11的顶端上固定有封盖2。
[0017]所述的散热管4上均匀分布在基板I的台阶12上,IC芯片6抵靠在散热管4上。
[0018]所述基板I台阶12上的插孔分布在框体11前、后两侧的侧壁上。
[0019]所述触点5和针脚3之间的导线7镶嵌在框体11内。
[0020]所述封盖2下底面的两侧成型有卡块21,卡块21卡置在框体11的内壁上。
[0021]工作原理:本发明为多个IC芯片6集成封装的结构,其特点在于封装外壳,封装外壳包括基板1、框体11和封盖2,框体11上成型有台阶12可以安置IC芯片6,并设置散热管4在不影响密封性的状况下加速散热,同时散热管4又能支撑IC芯片6。
【主权项】
1.一种多芯片叠堆式集成电路封装,包括基板(I),基板(I)上成型有矩形的框体(11),其特征在于:框体(11)的内壁上成型有若干道台阶(12),台阶(12)安置有IC芯片(6),IC芯片(6)和若干触点(5)电连接,触点(5)固定在基板(I)左、右两侧的台阶(12)上,触点(5)通过导线(7)和针脚(3)电连接在一起,针脚(3)固定在基板(I)上,IC芯片(6)之间台阶(12)侧壁上成型有若干贯穿框体(11)外壁的插孔,基板(I)的台阶(12)上插接有散热管(4),所述框体(11)的顶端上固定有封盖(2)。2.根据权利要求1所述的一种多芯片叠堆式集成电路封装,其特征在于:所述的散热管(4)上均匀分布在基板(I)的台阶(12)上,IC芯片(6)抵靠在散热管(4)上。3.根据权利要求1所述的一种多芯片叠堆式集成电路封装,其特征在于:所述基板(I)台阶(12)上的插孔分布在框体(11)前、后两侧的侧壁上。4.根据权利要求1所述的一种多芯片叠堆式集成电路封装,其特征在于:所述触点(5)和针脚(3)之间的导线(7)镶嵌在框体(11)内。5.根据权利要求1所述的一种多芯片叠堆式集成电路封装,其特征在于:所述封盖(2)下底面的两侧成型有卡块(21),卡块(21)卡置在框体(11)的内壁上。
【文档编号】H01L23/367GK106098647SQ201610462454
【公开日】2016年11月9日
【申请日】2016年6月20日
【发明人】王文庆
【申请人】东莞市联洲知识产权运营管理有限公司
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