一种esd保护电路的制作方法
【专利摘要】本发明公开了一种ESD保护电路，该电路包括有PMOS管和NMOS管，所述PMOS管为大尺寸PMOS管，所述NMOS管为大尺寸NMOS管；所述电路还包括有检测电路，所述检测电路连接于所述大尺寸PMOS管和大尺寸NMOS管。ESD保护电路通过大尺寸NMOS或者大尺寸PMOS避免了器件击穿，能够将静电及时有效的释放，大大增强了电路的ESD性能，该电路还可以为节点间出现相对正负电位的应用场合，提供ESD保护。
【专利说明】
一种ESD保护电路
技术领域
[0001 ]本发明属于集成电路技术领域，特别涉及一种集成电路的ESD保护电路。
【背景技术】
[0002]静电放电保护(ESD protect1n)是集成电路上专门用来做静电放电防护，此静电放电保护提供了 ESD电流泄放回路，以免ESD放电時，ESD电流流入IC内部电路而造成损伤。[0003 ]某些应用场合中，在集成电路的电源地间、或者1 口间出现相对正负电位，或者在多电源芯片中的电源间、地线间出现相对正负电位，一般使用图1的ESD保护结构。这种结构涉及到器件击穿放电过程，触发电压很高，ESD保护能力较低，需要耗费大面积。
[0004]如专利申请201110108194.3公开了一种电源箝位ESD保护电路，包括:电源管脚；接地管脚;R-C电路，用于感应ESD电压，包括连接于电源管脚和第一节点之间的阻抗元件和连接在第一节点和第二节点之间的容抗元件，其中，第二节点并非直接连接到接地管脚;触发电路，其连接于电源管脚、接地管脚和R-C电路之间，用于根据第一节点和第二节点的电平产生一个ESD触发信号;偏置电路，其连接在电源管脚和接地管脚之间，用于为第二节点提供一个偏置电压；以及，箝位电路，其连接在电源管脚、接地管脚和触发电路之间，用于在接收到ESD触发信号后提供一个电源与地之间的低阻通道，以泄放静电电流。该电路能够有效抑制静电保护电路的漏电电流，有效保护内部电路不受静电损伤。该电路构成结构复杂，元器件多，成本高，同时也需要消耗大面积。更重要的，该电路无法应用于节点间出现相对正负电位的场合。
【发明内容】
[0005]基于此，因此本发明提供一种ESD保护电路，该电路保护被保护电路免受由外部静电引起的静电损坏，解决节点间出现相对正负电位应用场合的ESD保护问题，并解决了 ESD触发电压高的问题，同时具有小的电路面积。
[0006]本发明的另一个目地在于提供一种ESD保护电路，该电路构成简单，易于实现，成本低廉。
[0007]为实现上述目的，本发明的技术方案为:
[0008]一种ESD保护电路，该电路包括有PMOS管和NMOS管，其特征在于所述PMOS管为大尺寸PMOS管，所述NMOS管为大尺寸NMOS管;所述电路还包括有检测电路，所述检测电路连接于所述大尺寸PMOS管和大尺寸匪OS管。ESD保护电路通过大尺寸NMOS或者大尺寸PMOS避免了器件击穿，能够将静电及时有效的释放，大大增强了电路的ESD性能。
[0009]所述检测电路由电容和电阻串联在一起构成。
[0010]所述电容包括有Cl和C2，所述电阻包括有Rl和R2。电阻Rl和R2可以为多种等效形式，比如多晶电阻、扩散电阻、夹断电阻、晶体管等效电阻等。电容Cl和C2也可以为多种等效形式，比如井电容、MOS电容、多晶电容、金属电容等。其中Rl和Cl串联在一起组成的第一 ESD检测电路，和R2和C2串联在一起组成的第二 ESD检测电路，两者的RC时间常数设计在0.01?1.0us，用以区分ESD事件和正常上电。
[0011 ] 进一步，电阻Rl电容Cl组成第一 ESD检测电路;Rl—端与大尺寸MPl漏极连接，另一端与Cl连接、同时与MPl栅极连接;Cl 一端与电位VA连接，另一端与Rl连接;MPl栅极连接到Rl和Cl的连接节点，MPl源极与VA连接，MPl漏极与Rl—端连接、同时与大尺寸MNl漏极连接，MPl体端与自身漏极连接。
[0012]电阻R2和电容C2组成第二 ESD检测电路;R2—端与VB连接，另一端与C2连接;C2—端与VA连接，另一端与R2连接;大尺寸MNl栅极连接到R2和C2的连接节点，MNl源极和体端与VB连接，MNl漏极与MPl漏极连接。
[0013]本发明所实现的ESD保护电路，其大尺寸NMOS或者大尺寸PM0S，在ESD事件中，为导通状态，避免了器件击穿，触发电压很低，将静电及时有效的释放，大大增强了电路的ESD性能;与常规方法相比，要达到同等ESD水平，所需要的NMOS和PMOS面积大为减小。
[0014]该电路还可以为节点间出现相对正负电位的应用场合，提供ESD保护。
【附图说明】
[0015]图1是现有技术实施的ESD保护电路的电路图。
[0016]图2是本发明所实施的ESD保护电路的电路图。
【具体实施方式】
[0017]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0018]如图2所示，本发明所实现的ESD保护电路包括有:电阻R，电容C，大尺寸NMOS，大尺寸PMOS ο电阻R和电容C构成检测电路，能够检测ESD事件。大尺寸匪OS或者大尺寸PMOS，在ESD事件中，为导通状态，避免了器件击穿，触发电压很低，将静电及时有效的释放，大大增强了电路的ESD性能；与常规方法相比，要达到同等ESD水平，所需要的NMOS和PMOS面积大为减小。
[0019]电阻Rl和R2，可以为多种等效形式，比如多晶电阻、扩散电阻、夹断电阻、晶体管等效电阻等。电容Cl和C2，也可以为多种等效形式，比如井电容、MOS电容、多晶电容、金属电容等。Rl和Cl组成的第一 ESD检测电路，和R2和C2组成的第二 ESD检测电路，两者的RC时间常数设计在0.01?1.0us，用以区分ESD事件和正常上电。
[0020]电阻Rl电容Cl组成第一ESD检测电路;Rl—端与大尺寸MPl漏极连接，另一端与Cl连接、同时与MPl栅极连接;Cl 一端与电位VA连接，另一端与Rl连接。MPl栅极连接到Rl和Cl的连接节点，MPl源极与VA连接，MPl漏极与Rl—端连接、同时与大尺寸丽I漏极连接，MPl体端与自身漏极连接。
[0021]电阻R2和电容C2组成第二 ESD检测电路;R2—端与VB连接，另一端与C2连接;C2—端与VA连接，另一端与R2连接。大尺寸MNl栅极连接到R2和C2的连接节点，MNl源极和体端与VB连接，MNl漏极与MPl漏极连接。
[0022]当VA发生对VB正极性ESD时，由于RC电路暂态作用，使得大尺寸MNl的栅极获得高电压，MNl在ESD事件期间处于导通状态，VA上的静电通过MPl的寄生二极管、再通过导通的MNl及时有效的释放到VB。
[0023]当VA发生对VB负极性ESD时，由于RC电路暂态作用，使得大尺寸MPl的栅极获得低电压，MPl在ESD事件期间处于导通状态，VA上的静电通过导通的MPl、再通过丽I的寄生二极管及时有效的释放到VB。
[0024]综上所述，大尺寸MNl及大尺寸MPl，在ESD事件中，为导通状态，避免了器件击穿，触发电压很低，将静电及时有效的释放，大大增强了电路的ESD性能;与常规方法相比，要达到同等ESD水平，所需要的NMOS和PMOS面积大为减小。
[0025]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种ESD保护电路，该电路包括有PMOS管和匪OS管，其特征在于所述PMOS管为大尺寸PMOS管，所述NMOS管为大尺寸匪OS管;所述电路还包括有检测电路，所述检测电路连接于所述大尺寸PMOS管和大尺寸NMOS管。2.如权利要求1所述的ESD保护电路，其特征在于所述检测电路由电容和电阻串联在一起构成。3.如权利要求2所述的ESD保护电路，其特征在于所述电容包括有Cl和C2，所述电阻包括有Rl和R2。4.如权利要求3所述的ESD保护电路，其特征在于其中Rl和Cl串联在一起组成的第一ESD检测电路，和R2和C2串联在一起组成的第二 ESD检测电路，两者的RC时间常数设计在0.01?1.0us，用以区分ESD事件和正常上电。5.如权利要求4所述的ESD保护电路，其特征在于电阻Rl电容Cl组成第一ESD检测电路；Rl—端与大尺寸MPl漏极连接，另一端与Cl连接、同时与MPl栅极连接;Cl一端与电位VA连接，另一端与Rl连接;MPl栅极连接到Rl和Cl的连接节点，MPl源极与VA连接，MPl漏极与Rl —端连接、同时与大尺寸MNl漏极连接，MPl体端与自身漏极连接。6.如权利要求4所述的ESD保护电路，其特征在于电阻R2和电容C2组成第二ESD检测电路;R2—端与VB连接，另一端与C2连接;C2—端与VA连接，另一端与R2连接;大尺寸MNl栅极连接到R2和C2的连接节点，MNl源极和体端与VB连接，MNl漏极与MPl漏极连接。
【文档编号】H01L27/02GK106098683SQ201610529742
【公开日】2016年11月9日
【申请日】2016年7月6日
【发明人】陆让天
【申请人】芯海科技（深圳）股份有限公司