一种igbt器件及其制造方法

文档序号:10727694
一种igbt器件及其制造方法
【专利摘要】本发明涉及半导体器件技术领域,更具体地讲,涉及IGBT器件结构与制造技术,包括源极金属、P+层、N区和栅电极区P+层位于最底层,向上依次设置N区、栅电极区和源极金属,源极金属与N区之间形成肖特基结,N区设置有第一凹槽和第二凹槽,且第二凹槽深度大于第一凹槽深度,栅电极区位于第一凹槽内,其中第一凹槽为MOSFET的栅沟槽,第二凹槽为肖特基源区的沟槽,肖特基源区的沟槽深度大于MOSFET的栅沟槽深度,在器件承载电压的时候,肖特基结对MOSFET栅沟槽底部形成电场屏蔽,来降低MOSFET栅沟槽底部电场,改善MOSFET的可靠性,进而提高IGBT器件的可靠性。
【专利说明】
一种IGBT器件及其制造方法
技术领域
[0001]本发明涉及半导体器件技术领域,更具体地讲,涉及一种IGBT器件及其制造方法。
【背景技术】
[0002]IGBT器件绝缘栅双极型晶体管,是由BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件,兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点。硅材料的IGBT器件产品广泛应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
[0003]宽禁带半导体材料如碳化硅材料的IGBT器件,现在处在刚刚起步阶段,主要是碳化硅材料的MOSFET器件刚刚起步。其中纵向IGBT器件器件,芯片背面的P型发射区,实现的方式主要是离子注入技术和外延技术,主要的不同是芯片中MOSFET部分。碳化硅功率MOSFET器件理论上可以与硅功率MOSFET器件基本一样,但由于碳化硅材料与硅材料有巨大差异,掺杂杂质扩散困难、沟道迀移率低、绝缘栅耐压能力与器件本身耐压能力的匹配性等不同,所以碳化娃MOSFET器件结构应该与硅功率MOSFET器件的结构有比较大的不同。目前采用高温高量离子多次注入,再进行高温退火的方式,因此碳化硅IGBT器件器件工艺方面目前存在的难点主要是P阱区的制作及P阱区合适杂质的浓度分布。
[0004]所以提供一种能够解决上述问题中沟道电阻大、栅氧可靠性、P阱区的制作难度大的MOSFET器件及其制造方法成为本领域技术人员所以解决的重要技术问题。

【发明内容】

[0005]本发明的目的在于提供一种IGBT器件及其制造方法,以解决现有技术中沟道电阻大、栅氧可靠性、P阱区的制作难度大的技术问题。
[0006]本发明提供的一种IGBT器件,包括源极金属、P+层、N区和栅电极区;
[0007]所述P+层上依次设置有所述N区、所述栅电极区和所述源极金属;
[0008]所述源极金属与所述N区之间形成肖特基结;
[0009]所述N区设置有第一凹槽和第二凹槽,且所述第二凹槽深度大于所述第一凹槽深度。
[0010]进一步地,所述第一凹槽设置在所述N区上端的中间位置;
[0011]所述第二凹槽设置在所述N区上端的两侧位置。
[0012]进一步地,所述源极金属上设置有凸块和第三凹槽;
[0013]所述第三凹槽与所述第一凹槽配合形成放置所述栅电极的空腔;
[0014]所述凸块与所述第二凹槽配合。
[0015]进一步地,所述栅电极区包括栅电极、栅氧化层和栅电极绝缘保护层;
[0016]所述栅氧化层设置在所述栅电极与所述第一凹槽之间;
[0017]所述栅电极绝缘保护层设置在所述栅电极与所述第三凹槽之间。
[0018]进一步地,所述N区包括N层和N2层;
[0019]所述N2层掺杂浓度大于所述N层掺杂浓度。
[0020]进一步地,所述N区还包括NI层;
[0021 ]所述NI层位于所述N层与所述N2层之间;
[0022]所述NI层掺杂浓度大于所述N层掺杂浓度,小于所述N2层掺杂浓度。
[0023]本发明提供的一种IGBT器件的制造方法,包括以下步骤:
[0024]在重掺杂的P+层上通过外延工艺形成N区的工序;
[0025]在N区的上表面上形成第一凹槽和第二凹槽的工序;
[0026]在所述第一凹槽内形成栅电极区的工序;
[0027]在N区和栅电极区上形成源极金属的工序;
[0028]对芯片背面P+区进行减薄金属化形成集电极的工序。
[0029 ] 进一步地,所述形成N区的步骤包括:
[0030]在所述重掺杂的P+层上形成N层的工序;
[0031]在N层上形成N2层的工序。
[0032]进一步地,所述形成N区的步骤还包括:
[0033]在N层形成后且在N2层形成前形成NI层的工序。
[0034]进一步地,形成所述栅电极区的步骤包括:
[0035]在所述第一凹槽底部形成栅氧化层的工序;
[0036]在所述栅氧化层上形成栅电极的工序;
[0037]在所述栅电极上形成栅电极绝缘保护层的工序;
[0038]在所诉第一凹槽底部增加所述栅氧化层厚度的工序。
[0039]本发明的有益效果为:
[0040]本发明提供的IGBT器件,包括源极金属、P+层、N区和栅电极区所述P+层位于最底层,向上依次设置N区、栅电极区和源极金属,源极金属与N区之间形成肖特基结,N区设置有第一凹槽和第二凹槽,且第二凹槽深度大于第一凹槽深度,栅电极区位于第一凹槽内,其中N区顶部上有MOSFET的沟道,沟道为肖特基结的势皇区,沟道长度非常短,可以在一定程度上克服MOSFET的沟道电子迀移率低沟道电阻大的问题,尤其是碳化硅MOSFET的沟道电子迀移率低沟道电阻大的问题,而且第一凹槽为MOSFET的栅沟槽,第二凹槽为肖特基源区的沟槽,肖特基源区的沟槽深度大于MOSFET的栅沟槽深度,在器件承载电压的时候,肖特基结对MOSFET栅沟槽底部形成电场屏蔽,来降低MOSFET栅沟槽底部电场,改善MOSFET的可靠性,进而提高IGBT器件的可靠性。
[0041]本领域提供的IGBT器件制造方法,包括以下步骤:在重掺杂的P+层上通过外延工艺形成N区的工序,在N区的上表面上形成第一凹槽和第二凹槽的工序,在第一凹槽内形成栅电极区的工序,在N区和栅电极区上形成源极金属的工序,对芯片背面P+区进行减薄金属化形成集电极的工序,通过在材料片外延过程中形成N区,不用再在芯片制程中进行N区掺杂,克服了碳化硅材料的杂质掺杂、扩散困难的问题,可以在现硅材料功率MOSFET生产线上进行生产。
【附图说明】
[0042]为了更清楚地说明本发明【具体实施方式】或现有技术中的技术方案,下面将对【具体实施方式】或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
[0043]图1是本发明实施例提供的一种IGBT器件N区的一种实施方式的结构示意图;
[0044]图2是本发明实施例提供的一种IGBT器件N区的另一种实施方式的结构示意图;
[0045]图3是基于图1形成第一凹槽的制造方法的说明图;
[0046]图4是基于图3形成栅电极区的制造方法的说明图;
[0047]图5是基于图4形成第二凹槽的制造方法的说明图;
[0048]图6是基于图5对栅氧化层加厚的制造方法的说明图;
[0049]图7是基于图6形成IGBT器件的制造方法的说明图;
[0050]图8是基于图3形成IGBT器件的制造方法的说明图;
[0051 ]图9是本发明实施例提供的一种IGBT器件中源极金属的结构示意图;
[0052]附图标记:
[0053]1-源极金属;101-凸块;102-第三凹槽;2-P+层;3-N区;301-N层;302-N1 层;303-N2层;304-第一凹槽;305-第二凹槽;4-栅电极区;401-栅氧化层;402-栅电极;403-栅电极绝缘保护层。
【具体实施方式】
[0054]为使本发明的目的、技术方案和优点更加清楚,下面将对本发明的技术方案进行清楚、完整的描述。显然,所描述的实施例仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例,都属于本发明所保护的范围。
[0055]在本发明的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
[0056]在本发明的描述中,还需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
[0057]下面通过具体的实施例子并结合附图对本发明做进一步地详细描述。
[0058]图1是本发明实施例提供的一种IGBT器件中N区的一种实施方式的结构示意图;图2是本发明实施例提供的一种IGBT器件N区的另一种实施方式的结构示意图;图3是基于图1形成第一凹槽的制造方法的说明图;图4是基于图3形成栅电极区的制造方法的说明图;图5是基于图4形成第二凹槽的制造方法的说明图;图6是基于图5对栅氧化层加厚的制造方法的说明图;图7是基于图6形成IGBT器件的制造方法的说明图;图8是基于图3形成IGBT器件的制造方法的说明图;图9是本发明实施例提供的一种IGBT器件中源极金属的结构示意图;
[0059]如图1-图9所示为本发明实施例提供的一种IGBT器件,包括源极金属1、P+层2、N区3和栅电极区4;
[0060]P+层2上依次设置有N区3、栅电极区4和源极金属I;
[0061]源极金属I与N区3之间形成肖特基结;
[0062]N区3设置有第一凹槽304和第二凹槽305,且第二凹槽305深度大于第一凹槽304深度。
[0063]IGBT器件包括源极金属1、P+层2、N区3和栅电极区4,以重掺杂的P+层为底,在P+层上依次通过外延技术设置有N区3、栅电极区4和源极金属I,其中N区3与源极金属I接触,栅电极区4设置在N区3和源极金属I之间,在N区3上置有第一凹槽304和第二凹槽305,栅电极区4即位于第一凹槽304中,同时第二凹槽305深度大于第一凹槽304深度,其中N区3顶部上有MOSFET的沟道,沟道为肖特基结的势皇区,沟道长度非常短,可以在一定程度上克服IGBT的沟道电子迀移率低沟道电阻大的问题,第一凹槽303为MOSFET栅沟槽,第二凹槽304为肖特基源区的沟槽,而且第二凹槽304的深度大于第一凹槽303的深度,在器件承载电压的时候,肖特基结对MOSFET栅沟槽底部形成电场屏蔽,来降低MOSFET栅沟槽底部电场,改善IGBT的可靠性。
[0064]本实施例的可选方案中,第一凹槽304设置在N区3上端的中间位置;
[0065]第二凹槽305设置在N区3上端的两侧位置。
[0066]在N区3上设置第一凹槽304和第二凹槽305,其中,第一凹槽304位于N区3上端的中间位置,第二凹槽305位于N区3上端的两侧位置,且第二凹槽305的深度大于第一凹槽304的深度,其中,肖特基源区的沟槽位于第二凹槽305的底部,MOSFET的栅沟槽位于N区3的上表面,因此,肖特基源区的沟槽深度大于MOSFET的栅沟槽深度,在器件承载电压的时候,肖特基结对MOSFET的沟槽底部形成电场屏蔽,来降低MOSFET沟槽底部电场,改善MOSFET的可靠性,进而提高IGBT器件的可靠性。
[0067]本实施例的可选方案中,源极金属I上设置有凸块101和第三凹槽102;
[0068]第三凹槽102与第一凹槽304配合形成放置栅电极402的空腔;
[0069]凸块101与第二凹槽305配合。
[0070]源极金属I上有凸块101,此凸块101与位于N区3上的第二凹槽305配合,源极金属I上还有第三凹槽102,此第三凹槽102与位于N区3上的第一凹槽304配合,形成放置栅电极402的空腔。
[0071]本实施例的可选方案中,栅电极区4包括栅电极402、栅氧化层401和栅电极绝缘保护层403;
[0072]栅电极402设置在第一凹槽304内;
[0073]栅氧化层401设置在栅电极402与第一凹槽304之间;
[0074]栅电极绝缘保护层403设置在栅电极402与第三凹槽102之间。
[0075]栅电极区4包括栅电极402、栅氧化层401和栅电极绝缘保护层403,其中,栅电极402设置在第一凹槽304内,栅氧化层401设置在栅电极402与第一凹槽304之间,栅电极绝缘保护层403设置在栅电极402与第三凹槽102之间,通过栅氧化层401和栅电极绝缘保护层403将栅电极402与N区3隔开,同时通过栅氧化层401和栅电极绝缘保护层403将栅电极402还与源极金属I隔开,栅电极402起到开关的作用。
[0076]需要指出的是,栅氧化层401设置在第一凹槽304的内侧,栅电极402位于栅氧化层401上,栅电极绝缘保护层403位于栅电极402上。
[0077]本实施例的可选方案中小区3包括N层301和N2层303;
[0078]N2层303掺杂浓度大于N层301掺杂浓度。
[0079]N区3包括N层301和N2层303,其中N2层303位于N层301上方,N层301与P+层2相接触,而且N2层303的掺杂浓度比N层301的掺杂浓度高,N2层303的掺杂浓度为IEx119-lExl021/cm3,N2层303的掺杂浓度达到现有技术的极限值。
[0080]还需要指出的是,N2层303与源极金属I接触,其间形成MOSFET的沟道。
[0081 ]本实施例的可选方案中,N区3还包括NI层302 ;
[0082]NI层302位于N层301与N2层303之间;
[0083]NI层302掺杂浓度大于N层301掺杂浓度,小于N2层303掺杂浓度。
[0084]N区3还包括NI层302,N1层302位于N层301与N2层303之间。
[0085]需要指出的是,NI层302的掺杂浓度小于N2层303的掺杂浓度,且较N层301的掺杂浓度高10%_50%。
[0086]需要指出的是,NI层302的掺杂浓度大于N层301的掺杂浓度可以降低导通电阻。
[0087]如图1-图9所示为本发明实施例提供的一种IGBT器件的制造方法,包括以下步骤:
[0088]在重掺杂的P+层2上通过外延工艺形成N区3的工序;
[0089]在N区3的上表面上形成第一凹槽304和第二凹槽305的工序;
[0090]在第一凹槽304内形成栅电极区4的工序;
[0091]在N区3和栅电极区4上形成源极金属I的工序;
[0092]对P+层2进行减薄、金属化形成集区电极的工序。
[0093]一种IGBT器件的制造方法,首先在重掺杂的P+层2上通过外延工艺形成N区3,N区3根据不同的实际情况的要求设置不同的厚度,然后在N区3上形成掩蔽层,对N区3上端中间位置进行加工形成第一凹槽304,在N区3上端左右两侧加工形成第二凹槽305,且第二凹槽305的深度大于第一凹槽304的深度,然后在第一凹槽304内形成栅电极区4,在N区3和栅电极区4的上方通过淀积法形成源极金属I,最后对P+层2进行减薄、金属化形成集区电极的工序。
[0094]需要指出的是,在重掺杂的P+层2上通过外延工艺形成N区3,其中外延工艺可以是气相外延工艺、固相外延工艺、化学气相淀积或者是分子束外延,根据情况不同可以选用不同的外延工艺,通过外延工艺的运用,可以使各层的掺杂浓度灵活控制,克服了碳化硅材料的杂质掺杂、扩散困难的问题,可以在现硅材料功率MOSFET生产线上进行生产。
[0095]还需要指出的是,形成第一凹槽304和第二凹槽305的过程中,首先在N区3上设置掩蔽膜,掩蔽膜可以为金属或者有机材料,然后通过光刻或者刻蚀技术形成凹槽,其中N区3上没有掩蔽膜的地方被刻蚀掉。
[0096]还需要指出的是,通过采用沟槽肖特基结构替代常规IGBT器件的P阱区,不用再在芯片制程中进行P阱区的掺杂,克服了碳化硅材料的杂质掺杂、扩散困难的问题。
[0097]还需要指出的是,制作IGBT器件的材料不仅限于碳化硅材料,还可以是GaN等宽禁带半导体材料。
[0098]本实施例的可选方案中,形成N区3的步骤包括:
[0099]在重掺杂的P+层2上形成N层301的工序;
[0100]在N层301上形成N2层303的工序。
[0101]在P+层2上形成N区3的过程,首先在P+层2上通过外延工艺形成N层301,然后在N层301上通过外延工艺形成N2层303,其中N2层303的掺杂浓度达到现有技术的极限值,而且N2层303的厚度小于N层301的厚度。
[0102]需要指出的是,N区3分为N层301与N2层303,可以根据IGBT器件的电压规格不同,厚度相应进行调整,如1200V的IGBT器件,N层301厚度可以为4 一 5μπι。
[0103]还需要指出的是,N层301在P+层2上通过外延工艺形成,再在N层301通过外延工艺形成Ν2层303,根据情况的不同,可以选用气相外延工艺、固相外延工艺、化学气相淀积或者分子束外延。
[0104]本实施例的可选方案中,形成N区3的步骤还包括:
[0105]在N层301形成后且在Ν2层302形成前形成NI层302的工序。
[0106]在形成N区3时,在N层301形成后继续形成NI层302,然后在NI层302上形成Ν2层303,其NI层302的掺杂浓度高出N层301掺杂浓度的10%-50%,同时NI层302的掺杂浓度小于Ν2层的掺杂浓度。
[0107]需要指出的是,在N层301形成后继续形成NI层302,然后在NI层302上形成Ν2层303,通过形成的NI层302将N层301与Ν2层303隔离开,使电压承受能力增强,增加IGBT器件的稳定性和可靠性。
[0108]还需要指出的是,在N层301形成后通过外延工艺继续形成NI层302,使电压承受能力不降低的同时,降低IGBT器件的导通电阻。
[0109]本实施例的可选方案中,形成栅电极区4的步骤包括:
[0110]在第一凹槽304底部形成栅氧化层401的工序;
[0111]在栅氧化层401上形成栅电极402的工序;
[0112]在栅电极402上形成栅电极绝缘保护层403的工序;
[0113]在第一凹槽304底部增加栅氧化层401厚度的工序。
[0114]栅电极区4的形成包括在第一凹槽304底部形成的栅氧化层401和在栅氧化层401上形成的栅电极402,以及在栅电极402上形成的栅电极绝缘保护层403,还有栅氧化层401的加厚,栅电极402可以看做IGBT器件的开关装置,而栅氧化层401和栅电极绝缘保护层403保护栅电极402,使栅电极402能够与源极金属I实现电绝缘,保证正常的工作状态。
[0115]需要指出的是,栅氧化层401的加厚的目的在于降低MOSFET器件的电容,提高MOSFET器件开关的速度。
[0116]需要指出的是,其中第一凹槽304底部通过淀积形成栅氧化层401,然后在栅氧化层401上通过淀积形成栅电极402,在栅电极402上设置掩蔽膜,然后通过光刻或者刻蚀形成栅电极绝缘保护层403。
[0117]最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种IGBT器件,其特征在于,包括:源极金属、P+层、N区和栅电极区; 所述P+层上依次设置有所述N区、所述栅电极区和所述源极金属; 所述源极金属与所述N区之间形成肖特基结; 所述N区设置有第一凹槽和第二凹槽,且所述第二凹槽深度大于所述第一凹槽深度。2.根据权利要求1所述的IGBT器件,其特征在于,所述第一凹槽设置在所述N区上端的中间位置; 所述第二凹槽设置在所述N区上端的两侧位置。3.根据权利要求1所述的IGBT器件,其特征在于,所述源极金属上设置有凸块和第三凹槽; 所述第三凹槽与所述第一凹槽配合形成放置所述栅电极的空腔; 所述凸块与所述第二凹槽配合。4.根据权利要求3所述的IGBT器件,其特征在于,所述栅电极区包括栅电极、栅氧化层和栅电极绝缘保护层; 所述栅氧化层设置在所述栅电极与所述第一凹槽之间; 所述栅电极绝缘保护层设置在所述栅电极与所述第三凹槽之间。5.根据权利要求1所述的IGBT器件,其特征在于,所述N区包括N层和N2层; 所述N2层掺杂浓度大于所述N层掺杂浓度。6.根据权利要求5所述的IGBT器件,其特征在于,所述N区还包括NI层; 所述NI层位于所述N层与所述N2层之间; 所述NI层掺杂浓度大于所述N层掺杂浓度,小于所述N2层掺杂浓度。7.一种IGBT器件的制造方法,其特征在于,包括以下步骤: 在重掺杂的P+层上通过外延工艺形成N区的工序; 在N区的上表面上形成第一凹槽和第二凹槽的工序; 在所述第一凹槽内形成栅电极区的工序; 在N区和栅电极区上形成源极金属的工序; 对芯片背面P+区进行减薄金属化形成集电极的工序。8.根据权利要求7所述的IGBT器件的制造方法,其特征在于,所述形成N区的步骤包括: 在所述重掺杂的P+层上形成N层的工序; 在N层上形成N2层的工序。9.根据权利要求8所述的IGBT器件的制造方法,其特征在于,所述形成N区的步骤还包括: 在N层形成后且在N2层形成前形成NI层的工序。10.根据权利要求8或9所述的IGBT器件的制造方法,其特征在于,形成所述栅电极区的步骤包括: 在所述第一凹槽底部形成栅氧化层的工序; 在所述栅氧化层上形成栅电极的工序; 在所述栅电极上形成栅电极绝缘保护层的工序; 在所诉第一凹槽底部增加所述栅氧化层厚度的工序。
【文档编号】H01L29/06GK106098752SQ201610589954
【公开日】2016年11月9日
【申请日】2016年7月25日 公开号201610589954.X, CN 106098752 A, CN 106098752A, CN 201610589954, CN-A-106098752, CN106098752 A, CN106098752A, CN201610589954, CN201610589954.X
【发明人】左义忠, 宋宏德, 叶武阳, 邢文超, 明笑平
【申请人】吉林华微电子股份有限公司
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