一种增加电流开关比的隧穿场效应晶体管的制作方法
【专利摘要】本发明属于超大规模集成电路领域中逻辑器件与电路领域，具体为一种增加电流开关比的隧穿场效应晶体管。本发明中，通过源区与漏区之间设低K介质区增大源区与本征区之间电场，提高开态电流和抑制关态电流。设置掺杂层与衬底形成反偏的PN结，隔离源区—低K介质区—漏区与衬底的接触，降低TFET关态电流。以上提升开态电流与抑制关态的方式可相互组合与叠加。进而本发明提高了开态电流，并且与传统的CMOS工艺兼容，成本较低，实现了高的电流开关比。
【专利说明】
一种増加电流开关比的隧穿场效应晶体管
技术领域
[0001]本发明属于超大规模集成电路领域中逻辑器件与电路领域，涉及一种增加开态电流的纵向隧穿TFET器件，具体为一种增加电流开关比的隧穿场效应晶体管。
【背景技术】
[0002]随着光刻，注入等工艺技术的进步，芯片的集成度越来越高，功耗密度也随之增大;而且随着MOSFET器件的特征尺寸越来越小，短沟效应、GIDL (栅致漏极泄漏电流)等效应变得严重，进一步使关态电流增大。因此，功耗问题是影响大规模集成电路芯片发展的主要阻碍之一。
[0003]减小器件漏电是降低集成电路功耗的直接手段，比如采用1-MOS(碰撞电离M0SFET)、TFET结构的器件。理论上，TFET器件比传统MOS器件具有更低的关态电流，更小的亚阈值摆幅，并且与传统的CMOS工艺相兼容，这些特点使得TFET应用在未来的集成电路中极具吸引力。
[0004]TFET(隧穿场效应晶体管)是基于量子力学原理工作的，不同于普通的MOSFET器件依靠载流子的扩散漂移，TFET器件主要依靠带-带隧穿原理工作。通过栅压改变本征区的能带结构，使得载流子能够穿过源区与本征区的势皇。N型TFET，源区接低电位，漏接高电位，栅压增大，可发生电子从源区隧穿到本征区。P型TFET，源区接高电位，漏接低电位，栅压向负方向移动，可发生源区空穴往本征区隧穿。基于隧穿的物理本质，可实现亚阈值摆幅低于MOS的理论极限60mV/dec，而且TFET在关断状态时栅控隧穿消失，仅剩下反偏PIN 二极管的漏电，即关态电流非常低。显然，TFET的这种特性有利于其构成的集成电路功耗的降低。
[0005]最初提出的是横向隧穿TFET器件结构。这种横向隧穿TFET栅电场为垂直方向，而隧穿为由P向I的横向上，实际上纵向栅电场调制能带形成的隧穿仅发生在栅氧表面下很短距离的P-1结内，再往下的P-1结对隧穿导通电流并无贡献。即栅控隧穿面积很小，使得这种结构TFET开态电流比较低。然而，与传统的MOSFET器件相比，TFET的开态电流要小的多，这将会给由TFET器件构成的电路带来极大的延迟，不利于大规模集成，导致其应用受到很大的局限。目前，研究人员依据TFET的工作机理，提出了多种解决TFET开态电流过低的方法:I，采用窄禁带材料(相对于Si的禁带宽度)降低隧穿势皇高度，增加带带隧穿几率，继而增加开态电流。其中漏区、本征区与源区均为SiGe(禁带宽度随Ge的组分升高而下降)材料，虽然窄禁带材料的使用大量增加开态电流，但是采用窄禁带材料会增加本证载流子浓度，增加关态电流。2，利用m-v族化合物半导体异质结特性降低隧穿有效势皇高度，进而提高隧穿几率，并且，m-V族化合物半导体的禁带宽度可以通过组分调整得到改变。此时，衬底一般需要m-v族化合物半导体缓冲层，导致该类型的器件制作与传统的CMOS工艺线不兼容，成本很高。3，采用纵向隧穿方式，增加栅压控制隧穿面积，继而提高开态电流。
[0006]实现大的开态电流，同时保持低的关态电流TFET，即高开关比的TFET是研究者一致努力的目标，但是，目前实际的隧穿场效应晶体管的关态电流比较大，特别在短沟道情况下，关态电流恶化的严重，这主要是TFET器件中除了栅极控制的隧穿过程外，还存在由漏极控制的隧穿过程。虽然器件在关态时，无栅控隧穿，但如漏极电压过大或者沟道较短，会在源区下部发生由漏极电压控制的源区向本征区隧穿，泄漏电流增大，在使用窄禁带制作的TFET情况下，泄漏电流问题更加严重。实现高电流开关比特性的TFET面临很大的挑战。
【发明内容】
[0007]针对上述存在问题或不足，为解决TFET高电流开关的这一问题，本发明提供了一种增加电流开关比的隧穿场效应晶体管。
[0008]该TFET的器件结构如图2所示，包括源区、漏区、栅氧化层、源电极、栅电极、漏电极、侧墙、本征区、导电通道、掺杂层和高阻衬底。
[0009]栅电极仅能控制隧穿结，即栅电极空间上不覆盖到导电通道。
[0010]源区与漏区之间设有低K介质区将两者隔离，本征区位于源区之上，且在本征区与漏区不直接相连，两者之间设有一层导电通道;导电通道位于低K介质区之上。
[0011 ] 源区掺杂浓度I X 118Cnf3?I X 102Qcm—3，漏区掺杂浓度I X 118-1 X 1019cm—3，导电通道掺杂浓度不超过I X 1013cm—3。
[0012]侧墙设置于栅电极两侧，其介电常数高于S12的介电常数。
[0013]低K介质是指介电常数低于器件有源区介电常数的材料，且为绝缘介质；如真空或S12o
[0014]源区载流子隧穿到本征区经导电通道输运至漏区。
[0015]掺杂层设置于源区、低K介质区和漏区下方，将高阻衬底与这3者隔离，高阻衬底位于掺杂层下方;掺杂层与高阻衬底掺杂类型相反，形成反偏PN结，该反偏PN结隔断漏区经衬底对源区的控制。
[0016]掺杂层掺杂浓度不高于高阻衬底掺杂浓度，且均为低掺杂，杂质浓度115Cnf3?I O17Cm-3，厚度 20nm ?400nm。
[0017]进一步的，该TFET还包括一个隔离槽，设置于整个器件的外侧，形成一个相适应的包裹。
[0018]进一步的，所述导电通道为多晶硅，长度不超过0.lum。
[0019]进一步的，所述本征区的厚度不超过5nm。
[0020]进一步的，所述源区、本征区和漏区的材料为Ge、ΙΠ-V、Π -VI化合物或Si。
[0021 ] 进一步的，对于N型TFET，源区P型重掺杂，漏区N型重掺杂，此外，源电极接低电位，漏电极接高电位，栅电极接正压确保N型TFET处于正常开启的工作状态。
[0022]进一步的，对于P型TFET，源区N型重掺杂，漏区P型重掺杂，源电极接高电位，漏电极接低电位，栅电极接负压确保P型TFET处于正常开启的工作状态。
[0023]进一步的，所述源区不出现绝缘介质。
[0024]本发明TFET器件结构中，低K介质区的使用可以增大源区与本征区之间电场，继而缩短隧穿距离，增大了隧穿几率，从而提高开态电流。与此同时，侧墙采用高K介质同样能够增大源区与本征区之间电场，与低K介质使用目的一致。同时，本发明结构可以有效的减弱横向TFET的双极性效应。
[0025]掺杂层设置在(源区一低K介质区一漏区)与高阻衬底之间，完全隔离开源区一低K介质区一漏区与衬底的接触。对于高阻衬底为P型的情况，利用漏区(N型TFET)或者源区(P型TFET)与N型掺杂层之间的短接，共享高电位，从而使得N型掺杂层与源区(N型TFET)或者漏区(P型TFET)、本征区、P型衬底形成的PN结均为反偏，结果是降低原先器件源区下部由漏极电压控制的隧穿，此时的泄漏电流主要为外延层与源区，漏区形成的反偏PIN电流，从而有效降低了小尺寸情况下隧穿场效应晶体管关态电流，此外，掺杂层可换成宽禁带材料(大于硅禁带宽度，如SiC，且避免该材料与硅接触引入二维电子气或极化电荷，则将会进一步降低反偏PN结电流)。
[0026]本发明抑制关态通过:方式一，利用额外生长的一层掺杂层与衬底形成反偏的PN结，对漏极控制源区向本征区隧穿进行抑制，以降低TFET的关态电流，对于不同掺杂类型的衬底，该掺杂层杂质类型要与衬底相反，同时衬底的电位确保该PN结反偏;方式二，器件侧面的隔离槽阻断器件之间的漏电路径;方式三，器件的源漏之间除了必要的导电通路，其余均填充绝缘介质，抑制器件内部的漏电路径。
[0027]以上提升开态电流与抑制关态的方式可以相互组合与叠加，从而实现高的电流开关比，获得最优的结果。
[0028]本发明与现有的隧穿TFET器件基本结构相比，仅需PIN结构制作前在P型衬底上生长一 N型掺杂层(或在N型衬底上生长一 P型掺杂层)，而且外延生长可以不需要掩膜板，工艺简单，成本低。与现有的隧穿TFET器件基本结构相比，仅需把中间的本征区换成绝缘的低K介质，侧墙使用高K介质，虽然增加了工艺的复杂程度，但是可以大量的提高开态电流，并且与传统的CMOS工艺兼容，成本较低。减弱了传统的横向TFET的双极性效应，双极性效应表示在不同栅压下，不同类型的载流子工作在本征区，不利于器件的关断。横向N型TFET在正栅压下，电子由源区向本征区隧穿，在负栅压下，本征区的电子往漏区隧穿，留下空穴。由于栅极控制的本征区与漏区有一段导电通道，大大减弱了双极性效应，更有利于器件的彻底关断。
[0029 ]本发明利用低K介质与高K侧墙增大隧穿结区域的电场，进而提高开态电流的同时抑制器件的部分关态漏电路径，从而得到较大的开态电流与极低的关态电流，获得很高的开关比。提供的抑制关态电流隧穿场效应晶体管，在不影响开态隧穿路径的基础上抑制部分关态隧穿路径，有利于同时实现高开态电流和低关态电流，即实现高的开关比，获得良好的短沟道特性。
[0030]综上所述，本发明提高了开态电流，并且与传统的CMOS工艺兼容，成本较低，实现了尚的电流开关比。
【附图说明】
[0031 ]图1不包括增加开态电流与抑制关态电流措施的TFET器件剖面图；
[0032]图2为本发明的TFET器件剖面图；
[0033]图3为实施例采用PN结做器件之间隔离的发明TFET器件剖面图；
[0034]附图标记:丨一源区，2一本征区，3一漏区，4一栅氧化层，5一源电极，6一栅电极，7一漏电极，10—侧墙，11 一导电通道，12—本征区，13—低K介质区，14一惨杂层，15—尚阻衬底，16—隔离槽。
【具体实施方式】
[0035]结合附图和具体实施例对本发明做进一步的详细说明。
[0036]实施例1
[0037]本实施例是针对图1所示的增加电流开关比的TFET器件结构，以制作在P型衬底上的N型TFET为例。该实施例不包括任何一种提升开态电流与抑制关态电流的方式，是最简单的组合方式。
[0038]实施例包括源区1、本征区2、漏区3、栅氧化层4、源电极5、栅电极6、漏电极7、导电通道11、本征区12、P型高阻衬底15、隔离槽16。首先选取(100)晶面的P型掺杂的体硅进行外延，然后再制作PIN结构;或者直接在P型衬底外延20nm的I层，然后再进行PIN结构的制作。利用离子注入技术分别对源区注入B与对漏区注入P，获得P++源区与N+漏区。直接外延一层5nm的本征Si。栅氧化层、栅极按照一般工艺方法与步骤制作即可。
[0039]图1所示的隧穿TFET结构也可以制作在N型衬底上，此时为P型TFET，埋层为P型，制作过程与N型TFET—致。
[0040]实施例2
[0041 ]本实施例是针对图2所示的增加电流开关比的TFET器件结构，以制作在P型衬底上的N型TFET为例，N型掺杂层与上面的PIN结构相接触，N型掺杂层厚度为200nm。绝缘低K介质采用S1d^N型TFET，相对介电常数分别是3.9，高K侧墙采用相对介电常数为22的Hf 02。该实施例包含了
【发明内容】
中所有提升开态电流与抑制关态电流的方式。
[0042]本实施例包括源区1、漏区3、栅氧化层4、源电极5、栅电极6、漏电极7、侧墙10、导电通道11、本征区12、低K介质区13、N型掺杂层14、P型高阻衬底15、隔离槽16。
[0043]首先选取(100)晶面的P型掺杂的体硅进行外延，得到所需的N型掺杂层，N型掺杂层的掺杂浓度115Cnf3，高阻衬底的掺杂浓度115Cnf3，然后再制作PIN结构;或者直接在P型衬底外延20nm的I层，利用离子注入形成200nm的N型掺杂层，掺杂层与P型衬底接触，然后再进行PIN结构的制作。
[0044]器件间采用隔离槽，槽深向下穿透N型掺杂层。利用离子注入技术分别对源区注入B与对漏区注入P，获得P++源区与N+漏区。其次，对低K介质区进行刻蚀，再进行CVD淀积S12,接着在上面外延一层5nm厚的本征Si。若低K介质区是真空，则在刻蚀后不必填充材料。对于不含低K介质区，即依然是Si，则可以省下刻蚀这一步，直接外延一层5nm的本征Si。栅氧化层、栅极以及钝化层按照一般工艺方法与步骤制作即可。
[0045]考虑到在S12之上外延的本征Si有可能变成多晶硅，所以仿真对于导电通道11分别采用单晶Si与多晶硅进行仿真，发现对TFET转移特性没有影响，这是由于导电通道11的作用是导电。N型TFET的源区与N型掺杂层以及P型高阻衬底形成一个寄生的PNP晶体管，为了消除其影响，需要将N型掺杂层接高电位以确保N型掺杂层与源区、衬底分别形成反偏PN结。
[0046]图1所示的抑制关态电流隧穿TFET结构也可以制作在N型衬底上，此时为P型TFET，掺杂层为P型，制作过程与N型TFET—致。
[0047]实施例3
[0048]本实施例是针对图3所示的增加电流开关比TFET器件结构，以制作在Si材料上的N型TFET为例，绝缘低K介质采用真空，相对介电常数为I，即在结构中为一个空腔。高K侧墙采用直接淀积钝化膜的方式。N型掺杂层与上面的PIN结构相接触，N型埋层厚度为200nm。该实施例中提升开态电流采用高K介质与低K介质方式，抑制关态电流采用PN结隔离，低K介质，N型掺杂层的方式
[0049]实施例包括源区1、漏区3、栅氧化层4、源电极5、栅电极6、漏电极7、侧墙10、多晶硅
11、本征区12、低K介质区13、N型埋层14、P型高阻衬底15、隔离槽16。
[0050]该实施例采用PN结隔离。首先选取(100)晶面的P型掺杂的体硅进行外延，得到所需的N型掺杂层，N型掺杂层的掺杂浓度115Cnf3，高阻衬底的掺杂浓度115Cnf3，接着刻蚀N型掺杂层为倒L型，再外延一层本征硅，然后再制作PIN结构。
[0051]器件间采用PN结隔离，隔离槽应向下直达衬底，填充P型硅。利用离子注入技术分别对源区注入B与对漏区注入P，获得P++源区与N+漏区。其次，对低K介质区进行刻蚀，低K介质区是真空，则在刻蚀后不必填充材料，再利用一定技术外延一层5nm的本征Si同时保证低K介质区为空腔。栅氧化层、栅极以及钝化层按照一般工艺方法与步骤制作即可。
【主权项】
1.一种增加电流开关比的隧穿场效应晶体管，包括源区、漏区、栅氧化层、源电极、栅电极、漏电极、侧墙、本征区、导电通道、掺杂层和高阻衬底，其特征在于: 栅电极仅能控制隧穿结，即栅电极空间上不覆盖到导电通道； 源区与漏区之间设有低K介质区将两者隔离，本征区位于源区之上，且在本征区与漏区不直接相连，两者之间设有一层导电通道;导电通道位于低K介质区之上； 源区掺杂浓度I X 118Cnf3?I X 102Qcm—3，漏区掺杂浓度I X 118?I X 1019cm—3，导电通道掺杂浓度不超过I X 113Cnf3 ； 侧墙设置于栅电极两侧，其介电常数高于S12的介电常数； 低K介质是指介电常数低于器件有源区介电常数的材料，且为绝缘介质； 源区载流子隧穿到本征区经导电通道输运至漏区； 掺杂层设置于源区、低K介质区和漏区下方，将高阻衬底与这3者隔离，高阻衬底位于掺杂层下方;掺杂层与高阻衬底掺杂类型相反，形成反偏PN结，该反偏PN结隔断漏区经衬底对源区的控制； 掺杂层掺杂浓度不高于高阻衬底掺杂浓度，且均为低掺杂，杂质浓度1015cm—3?117Cm一3，厚度 20nm ?400nm。2.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:还包括一个隔离槽，设置于整个器件的外侧，形成一个相适应的包裹。3.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:所述导电通道为多晶娃。4.如权利要求3所述增加电流开关比的隧穿场效应晶体管，其特征在于:所述多晶硅的长度不超过0.1um05.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:所述本征区的厚度不超过5nm。6.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:所述源区、本征区和漏区的材料为Ge、ΙΠ-V、Π -VI化合物或Si。7.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:所述低K介质区13采用真空或Si02。8.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:对于N型TFET，源区P型重掺杂，漏区N型重掺杂，此外，源电极接低电位，漏电极接高电位，栅电极接正压确保N型TFET处于正常开启的工作状态。9.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:对于P型TFET，源区N型重掺杂，漏区P型重掺杂，源电极接高电位，漏电极接低电位，栅电极接负压确保P型TFET处于正常开启的工作状态。10.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于:所述源区不出现绝缘介质。
【文档编号】H01L29/739GK106098765SQ201610599425
【公开日】2016年11月9日
【申请日】2016年7月26日 公开号201610599425.8, CN 106098765 A, CN 106098765A, CN 201610599425, CN-A-106098765, CN106098765 A, CN106098765A, CN201610599425, CN201610599425.8
【发明人】王向展, 曹建强, 马阳昊, 夏琪, 李竟春
【申请人】电子科技大学