半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本发明提供了一种半导体器件，所述半导体器件包括位于第一有源区上的第一图案、位于第二有源区上的第二图案以及位于第三有源区上的第三图案。第一图案以与第一有源区与第二有源区之间的第一凹进的宽度相对应的第一间隔从第二图案间隔开。第二图案以与第二有源区与第三有源区之间的第二凹进的宽度相对应的第二间隔从第三图案分隔开。第一图案、第二图案和第三图案包括栅极图案，第一凹进和第二凹进包括其导电类型不同于有源区的半导体材料。一个凹进中的半导体材料延伸高于另一凹进中的半导体材料。第一图案、第二图案和第三图案具有相同的宽度，第一凹进和第二凹进具有不同的深度。
【专利说明】
半导体器件
技术领域
[0001]本文所述的一个或多个实施例涉及半导体器件。【背景技术】
[0002]具有鳍形场效应管(finFET)结构的晶体管已经用于各种不同类型的集成电路。近来，已经针对在finFET晶体管的沟道区两侧形成外延层以增加沟道区中的载流子迀移率进行了研究。
【发明内容】

[0003]根据一个或多个实施例，一种半导体器件包括:在半导体衬底中限定有源区的隔离区，所述有源区包括多个突出部和多个凹进区；多个图案，其与所述有源区的多个突出部重叠，并且具有实质上相同的宽度；以及位于所述多个凹进区中的多个半导体结构。所述多个凹进区包括位于奇数序列中的第一凹进区以及位于偶数序列中的第二凹进区。第一凹进区与第二凹进区彼此邻近并且具有不同的深度。
[0004]所述多个半导体结构可包括彼此邻近的第一半导体结构和第二半导体结构。第一半导体结构的宽度可小于第二半导体结构的宽度;并且第一半导体结构的底表面与所述多个突出部中的至少一个的上表面之间的高度差可小于第二半导体结构的底表面与所述多个突出部中的至少一个的上表面之间的高度差。
[0005]第一半导体结构和第二半导体结构可与所述隔离区重叠。第一气隙可位于第一半导体结构与所述隔离区之间;并且第二气隙可位于第二半导体结构与所述隔离区之间。
[0006]第一半导体结构的长度可小于第二半导体结构的长度。
[0007]所述多个半导体结构可为其导电类型与有源区的导电类型不同的外延层。
[0008]所述多个突出部可包括第一边缘突出部、第二边缘突出部以及位于第一边缘突出部与第二边缘突出部之间的多个有源突出部。第一边缘突出部和第二边缘突出部的宽度可小于有源突出部的宽度。所述多个图案可包括第一边缘图案、第二边缘图案以及位于第一边缘图案与第二边缘图案之间的多个栅极图案。第一边缘图案可与第一边缘突出部重叠； 第二边缘图案可与第二边缘突出部重叠;并且所述多个栅极图案可与所述多个有源突出部重叠。第一边缘图案和第二边缘图案的宽度可大于第一边缘突出部和第二边缘突出部的宽度。
[0009]根据一个或多个其他实施例，一种半导体器件包括:有源区，其位于半导体衬底中，并且包括多个突出部和多个凹进区；多个图案，其与所述有源区的多个突出部重叠，并且具有实质上相同的宽度；以及多个半导体结构，其位于所述多个凹进区中，其中:所述多个凹进区包括彼此邻近且具有不同深度的第一凹进区和第二凹进区，并且所述多个半导体结构包括位于第一凹进区中的第一半导体结构以及位于第二凹进区中的第二半导体结构， 第二半导体结构的宽度不同于第一半导体结构的宽度。第二凹进区的深度可大于第一凹进区的深度。第二凹进区的宽度可大于第一凹进区的宽度。
[0010]所述多个突出部可包括在第一方向上顺序布置的第一边缘突出部、多个有源突出部以及第二边缘突出部；并且所述多个图案可包括与第一边缘突出部重叠的第一边缘图案、与所述多个有源突出部重叠的多个栅极图案以及与第二边缘突出部重叠的第二边缘图案。
[0011]第一半导体结构可接触第一凹进区并且填充第一凹进区；第二半导体结构可接触第二凹进区并且填充第二凹进区；并且第一半导体结构的上表面与第二半导体结构的上表面可处于不同的水平高度。
[0012]根据一个或多个实施例，一种半导体器件包括:位于半导体衬底中的隔离区;位于所述半导体衬底中的多个有源区，所述有源区穿过所述隔离区并且突出至比所述隔离区的上端更高的水平高度，所述多个有源区中的每一个具有在第一方向上延伸的线形；多个图案，其与所述有源区交叉并且具有实质上相同的宽度；以及多个半导体结构，其与所述多个有源区重叠。
[0013]所述有源区包括多个突出部和多个凹进区，所述多个突出部包括在第一方向上顺序布置的第一边缘突出部、多个有源突出部以及第二边缘突出部，所述多个图案包括与第一边缘突出部重叠的第一边缘图案、与所述多个有源突出部重叠的多个栅极图案以及与第二边缘突出部重叠的第二边缘图案。所述多个凹进区包括具有不同深度的第一凹进区和第二凹进区，并且所述多个半导体结构包括位于第一凹进区中的第一半导体结构以及位于第二凹进区中的第二半导体结构。
[0014]第一凹进区可邻近于第二凹进区；第一凹进区的宽度可小于第二凹进区的宽度； 并且第一凹进区的深度可小于第二凹进区的深度。第一半导体结构可接触所述有源区并且具有第一长度;并且第二半导体结构可接触所述有源区并且具有比第一长度更大的第二长度。
[0015]所述半导体器件可包括:第一气隙，其位于在第一半导体结构下方的有源区之间； 以及第二气隙，其位于有源区之间，并且设置在第二半导体结构下方。所述半导体器件可包括:位于所述半导体结构上的多个接触结构;位于所述接触结构与所述图案之间的栅极间隔件；以及位于所述栅极间隔件与所述接触结构之间的绝缘停止层，其中，所述栅极间隔件中的每一个包括内部间隔件和外部间隔件，所述内部间隔件比所述外部间隔件更靠近所述图案。
[0016]根据一个或多个实施例，一种半导体器件可包括:位于半导体衬底中的隔离区；位于所述半导体衬底中的多个有源区，所述有源区穿过所述隔离区并且突出至比所述隔离区的上端更高的水平高度，所述多个有源区中的每一个具有在第一方向上延伸的线形，并且所述多个有源区中的每一个包括多个突出部和多个凹进区，其中:多个图案与所述有源区的突出部重叠并且具有实质上相同的宽度，多个半导体结构与所述多个有源区重叠，所述有源区包括多个突出部和多个凹进区，所述多个突出部包括在第一方向上顺序布置的第一边缘突出部、多个有源突出部以及第二边缘突出部，所述多个图案包括与第一边缘突出部重叠的第一边缘图案、与所述多个有源突出部重叠的多个栅极图案以及与第二边缘突出部重叠的第二边缘图案，并且所述多个凹进区顺序地布置在第一方向上，并且包括位于奇数序列中的第一凹进区以及位于偶数序列中的第二凹进区，第二凹进区的深度不同于第一凹进区的深度。
[0017]所述多个半导体结构可包括位于第一凹进区中的第一半导体结构以及位于第二凹进区中的第二半导体结构;并且第一半导体结构的上表面可处于与第二半导体结构的上表面不同的水平高度。第一凹进区的深度可小于第二凹进区的深度。第一凹进区的深度可大于第二凹进区的深度。
[0018]所述半导体器件可包括:位于所述半导体结构上的多个接触结构;位于所述接触结构与所述半导体结构之间的硅化物层;位于所述接触结构与所述图案之间的栅极间隔件;位于在第一凹进区下方的有源区的侧表面上的第一有源间隔件；以及位于在第二凹进区下方的有源区的侧表面上的第二有源间隔件。
[0019]根据一个或多个实施例，一种半导体器件包括:第一有源区、第二有源区和第三有源区；位于第一有源区上的第一图案;位于第二有源区上的第二图案；以及位于第三有源区上的第三图案，其中，第一图案以第一间隔从第二图案分隔开，第一间隔实质上对应于第一有源区与第二有源区之间的第一凹进的宽度，并且其中，第二图案以第二间隔从第三图案分隔开，第二间隔实质上对应于第二有源区与第三有源区之间的第二凹进的宽度，第一间隔不同于第二间隔，其中第一图案、第二图案和第三图案包括栅极图案，并且其中，第一凹进和第二凹进包括其导电类型与第一有源区、第二有源区和第三有源区的导电类型不同的半导体材料。第一图案、第二图案和第三图案可具有实质上相同的宽度。第一凹进和第二凹进可具有不同的深度。第一凹进或第二凹进中的一个中的半导体材料可延伸高于第一凹进或第二凹进中的另一个中的半导体材料。所述半导体器件可包括隔离区，其中，第一有源区、第二有源区和第三有源区的上表面位于所述隔离区的上表面之上。【附图说明】
[0020]通过参照附图对示例性实施例的详细描述，各个特征对于本领域技术人员而言将变得清楚，其中:[0021 ]图1示出了半导体器件的实施例；[〇〇22]图2A和图2B示出了图1中的半导体器件的截面图；[〇〇23]图3示出了半导体器件的实施例；[〇〇24]图4A和图4B示出了图3中的半导体器件的截面图；
[0025]图5、图7、图9、图11和图15示出了用于形成半导体器件的方法的实施例的各个阶段；
[0026]图 6A、图 6B、图 8A、图 8B、图 10A、图 10B、图 12A、图 12B、图 13A、图 13B、图 14A、图 14B、 图16A、图16B、图17A、图17B、图18A和图18B示出了对应于所述方法的不同阶段的截面图；以及[〇〇27]图19A示出了半导体模块的实施例，图19B和图19C示出了对电子系统进行说明的实施例的块。【具体实施方式】
[0028]下面将参照附图更加全面地描述各示例实施例；然而，各示例实施例可以按照多种不同的形式实施，并且不应理解为限于本文阐述的各实施例。相反，提供这些实施例是为了使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达示例性实施方式。可对各实施例进行组合以形成额外的实施例。
[0029]为了清楚说明，在附图中会放大层和区域的尺寸。应当理解，当一个层或元件被称作“位于”另一层或衬底“上”时，所述一个层或元件可以直接位于另一层或衬底上，也可以存在中间层。此外，应当理解，当一个层被称作“位于”两层“之间”时，所述一个层可以是位于所述两层之间的唯一一层，或者也可存在一个或多个中间层。相同的附图标记始终用于表示相同元件。
[0030]各实施例不应当受限于本文阐述的实施例，而是可理解为具有不同形式的各种不同的实施例。相反，这些提供这些实施例是为了使得本公开是透彻和完整的，并且向本领域技术人员充分传达各个实施例。在所附权利要求中叙述了各实施例。为了清楚描述起见，可以夸大层和区域的尺寸和相对尺寸。在整个说明书中，相同的附图标记始终用于表示相同的组件。
[0031 ]当一个元件被称作“连接至”或“親接至”另一元件时，所述一个元件可以直接连接至或耦接至另一元件，或者可在存在一个或多个介于其间的中间元件的情况下间接地连接至或耦接至另一元件。另外，当一个元件被称作“包括” 一个组件时，这表明所述一个元件还可包括另一组件，而非排除另一组件，除非存在不同的公开。
[0032]在本文中，参照作为理想实施例的示意性说明的截面图、示图和/或框图对各实施例进行描述。因此，例如制造技术和/或容差所造成的示意图的形状的变化是可预期的。因此，各实施例不应当理解为限于本文所示的区域的特定形状，而是包括例如制造导致的形状的变化。因而，附图所示的区域在本质上是示意性的，其形状并非旨在限制各实施例，而仅为说明各器件的区域的特性形式。
[0033]为了清楚起见，在附图中，可放大层和区域的厚度。此外，应当理解，当一个层被称作“位于”另一层或衬底“上”时，所述一层可直接位于另一层或衬底上，或者可在它们之间存在中间层。相同的附图标记在说明书中始终用于表示相同的组件。
[0034]在整个说明书中，术语“气隙”可表示间隔件，其具有未填充有任何固体材料的空的空间。诸如“顶部”、“底部”、“上部”、“下部”、“上方”、“下方”之类的术语在本文中用于描述各元件或特征的相对位置。应当理解，这样的描述旨在涵盖在使用或操作中的器件的除附图所示的指向之外的不同指向。例如，当在实际上为了方便起见而将附图的上部部分称作“顶部”并且将附图的下部部分称作“底部”时，“顶部”也可被称作“底部”，并且“底部”也可被称作“顶部”，而没有背离各实施例的指教。
[0035]此外，在本公开中，诸如“上部”、“中间”、“下部”之类的方向性术语在本文中可用于描述一个元件或特征与另一元件或特征的关系，并且各实施例不应受限于这些术语。因此，诸如“上部”、“中间”、“下部”之类的术语可被诸如“第一”、“第二”、“第三”之类的其他术语替换，以描述各元件和特征。
[0036]应当理解，虽然术语“第一”、“第二”等在本文中可用于描述不同的元件，但是这些元件不应受限与这些术语。这些术语仅用于将一个元件与另一元件区分开。例如，“第一元件”可被称作“第二元件”而没有脱离各实施例的指教。
[0037]如本文所使用的那样，除非在本文中另外明确表示，否则术语“一个”、“一”和“该”同样旨在涵盖复数形式。应当理解，当术语“包含”、“包含……的”、“包括”、“包括……的”在本文中使用时，其指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
[0038]除非另外定义，否则本文所使用的所有技术术语和科学术语具有与各实施例所属领域的普通技术人员之一的通常理解相同的含义。应当注意到，除非在本文中另外明确定义，否则诸如常用字典中定义的那些术语应当被理解为具有与相关技术的上下文中的含义一致的含义，而不应以理想化或过于正式的方式进行解释。
[0039]图1示出了半导体器件的实施例。图2A示出了所述半导体器件沿着图1的线Ι-Γ截取的截面图。图2B示出了所述半导体器件沿着图1的线I1-1I’、线ΙΙΙ-ΙΙΓ和线IV-1V’截取的截面图的示例。
[0040]参照图1、图2A和图2B，半导体器件包括由诸如硅的半导体材料形成的半导体衬底
3。隔离区7可位于半导体衬底3中。隔离区7可包括位于半导体衬底3中的器件隔离沟槽5以及位于器件隔离沟槽5中的绝缘材料层(例如，氧化硅层)。
[0041]多个有源区9可位于半导体衬底3中。有源区9可由隔离区7限定，并且可穿过隔离区7并突出至比隔离区7的上端更高的水平高度。有源区9中的每一个可具有在第一方向(例如，X方向)上延伸的预定(例如，直线)形状。有源区9可包括第一有源区9a、第二有源区9b和第三有源区9c，它们彼此平行并顺序地布置在与第一方向(X方向)交叉的第二方向(例如，Y方向)上。
[0042]每个有源区9可包括多个突出部42e_l、42和42e_2以及多个凹进区39a和39b，每个凹进区分别位于各突出部42e_l、42和42e_2中相邻的一对突出部之间。有源区9的突出部42e_l、42和42e_2可包括顺序地布置在第一方向(X方向)上的第一边缘突出部42e_l、多个有源突出部42和第二边缘突出部42e_2。各个有源突出部42可具有相同或不同的宽度。在一个实施例中，有源突出部42的宽度可大于第一边缘突出部42e_l和第二边缘突出部42e_2的宽度。
[0043]有源区9的凹进区39a和39b可顺序地布置在第一方向(X方向)上。有源区9的凹进区39a和39b可包括第一凹进区39a以及位于各个第一凹进区39a之间的第二凹进区39b。第一凹进区39a和第二凹进区39b可以彼此相邻。在顺序地布置在第一方向(X方向)上的各个凹进区39a和39b当中，第一凹进区39a可处于奇数序列中，并且第二凹进区39b可处于偶数序列中。
[0044]第一凹进区39a的宽度和深度可小于第二凹进区39b的宽度和深度。第一凹进区39a可具有比第二凹进区39b的深度更小的深度。第一凹进区39a中的每一个可具有第一深度Δ Hal。第二凹进区39b中的每一个可包括第二深度Δ Ha2，其具有大于第一深度Δ Hal的深度。第一凹进区39a中的每一个的第一深度AHal可以是有源区9的各突出部之一的上端与各第一凹进区39a之一的底部之间的高度差。第二凹进区39b中的每一个的第二深度ΔHa2可以是有源区9的各突出部之一的上端与各第二凹进区39b之一的底部之间的高度差。第一凹进区39a中的每一个可包括第一宽度Wal。第二凹进区39b中的每一个可包括大于第一宽度Wal的第二宽度Wa2。
[0045]多个图案63e_l、63g j至63g_n和63e_2与有源区9交叉并且延伸到隔离区7上方。图案63e_l、63g_l至63g_n和63e_2可与有源区9重叠，并且可具有相同的宽度W。图案63e_l、63gj至63g_n和63e_2可重叠或面对从隔离区7突出的有源区9的各部分的上表面和侧表面。
[0046]图案63e_l、63gj至63g_n和63e_2包括顺序地布置在第一方向(X方向)上的第一边缘图案63e_l、多个栅极图案63gj至63g_n以及第二边缘图案63e_2。栅极图案63gj至63g_n可位于第一边缘图案63ej与第二边缘图案63e_2之间。栅极图案63g_l至63g_n可为任意数量η，其中η为正整数。在一个实施例中，η为偶数。
[0047]图案63e_l、63gj至63g_n和63e_2可包括以第一间隔Dal分隔开的图案以及以大于第一间隔Dal的第二间隔Da2分隔开的图案。第一边缘图案63e_l可以第一间隔Dal从栅极图案63g_l至63g_n分隔开。第二边缘图案63e_2可以第一间隔Dal从栅极图案63g_l至63g_n分隔开。
[0048]在栅极图案63g_l至63g_n之中，奇数栅极图案和顺序设置在奇数栅极图案之后的偶数栅极图案可以第二间隔Da2分隔开。在栅极图案63g_l至63g_n之中，偶数栅极图案和顺序设置在偶数栅极图案之后的奇数栅极图案可以第一间隔Dal分隔开。例如，在栅极图案63g_l至63g_n之中，第一栅极图案63g_l和第二栅极图案63g_2可以第二间隔Da2分隔开，第三栅极图案63g_3和第四栅极图案63g_4可以第二间隔Da2分隔开。在栅极图案63g_l至63g_η之中，第二栅极图案63g_2和第三栅极图案63g_3可以第一间隔Dal分隔开，第四栅极图案63g_4和第五栅极图案63g_5可以第一间隔Dal分隔开。
[0049]在附图中，示出了六个栅极图案63g_l至63g_n。在其他实施例中，可存在两个图案、四个图案或其他数量的栅极图案63g_l至63g_n。
[0050]第一边缘图案63ej可与第一边缘突出部42ej重叠。第二边缘图案63e_2可与第二边缘突出部42e_2重叠。栅极图案63g_l至63g_n可与有源突出部42重叠。
[0051 ] 第一边缘图案63e_l和第二边缘图案63e_2的宽度可大于第一边缘突出部42e_l和第二边缘突出部42e_2的宽度。第一边缘图案63ej可覆盖第一边缘突出部42e_l的上表面以及位于具有线形的有源区9的延伸上的隔离区7。第二边缘图案63e_2可覆盖第二边缘突出部42e_2的上表面以及位于具有线形的有源区9的延伸上的隔离区7。
[0052]图案63e_l、63g_l至63g_n和63e_2中的每一个可包括导电图案60以及位于导电图案60的侧表面和底表面上的栅极电介质58。栅极电介质58可包括第一栅极电介质54和第二栅极电介质56。可通过例如使有源区9氧化来形成第一栅极电介质54。可通过例如气相沉积工艺形成第二栅极电介质56。例如，第一栅极电介质54可包括氧化硅，第二栅极电介质56可包括介电常数大于氧化硅的金属氧化物。
[0053]导电图案60可为栅电极。例如，导电图案60可包括第一导电材料和第二导电材料。第一导电材料可包括势皇导电材料，例如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等。第二导电材料可包括诸如钨(W)之类的金属、合金或金属化合物。
[0054]多个半导体结构45a和45b可位于凹进区39a和39b中。半导体结构45a和45b的导电类型可与有源区9的导电类型不同。半导体结构45a和45b可为晶体管的源极/漏极。半导体结构45a和45b可为外延层。半导体结构45a和45b可由与有源区9的材料不同的材料形成，或由其组分比例与有源区9的组分比例不同的材料形成。例如，半导体结构45a和45b可包括诸如锗硅的材料，有源区9可包括诸如硅的材料。
[0055]半导体结构45a和45b可包括位于第一凹进区39a中的第一半导体结构45a以及位于第二凹进区39b中的第二半导体结构45b。
[0056]第一半导体结构45a可通过填充第一凹进区39a而与有源区9接触。第二半导体结构45b可通过填充第二凹进区39b而与有源区9接触。第一半导体结构45a的上表面可位于比有源突出部42的上表面更高的水平高度。第二半导体结构45b可填充第二凹进区39b。第二半导体结构45b的上表面可位于比有源突出部42的上表面更高的水平高度。
[0057]第一半导体结构45a可具有与第二半导体结构45b的上表面处于不同的水平高度的上表面。第一半导体结构45a的上表面与第二半导体结构45b的上表面可以位于不同的水平高度。第一半导体结构45a的上表面可以处于比第二半导体结构45b的上表面的水平高度更高的水平高度。
[0058]在平面图中，第一半导体结构45a中的每一个可具有纵长形状或条形形状，并且可与有源区9接触并重叠。例如，第一半导体结构45a中的每一个可与第一至第三有源区9a、9b和9c重叠。在其他实施例中，第一半导体结构45a可具有不同的形状。
[0059]在平面图中，第二半导体结构45b中的每一个具有纵长形状或条形形状，并且可与有源区9接触并重叠。例如，第二半导体结构45b中的每一个可与第一至第三有源区9a、9b和9c重叠。在其他实施例中，第二半导体结构45b可具有不同的形状。
[0060]在一个实施例中，第一半导体结构45a所具有的形状的宽度和长度可小于第二半导体结构45b所具有的形状的宽度和长度。第一半导体结构45a的水平宽度和垂直长度可小于第二半导体结构45b的水平宽度和垂直长度。第一半导体结构45a在第一方向(X方向)上的宽度Wal可小于第二半导体结构45b在第一方向(X方向)上的宽度Wa2。第一半导体结构45a在第二方向(Y方向)上的长度Lal可小于第二半导体结构45b在第二方向(Y方向)上的长度 La20
[0061 ] 第一半导体结构45a的底表面与有源区9的突出部42e_l、42和42e_2的上表面之间的高度差A Hal可不同于第二半导体结构45b的底表面与有源区9的突出部42e_l、42和42e_2的上表面之间的高度差AHa2。第一半导体结构45a的底表面与有源区9的突出部42e_l、42和42e_2的上表面之间的高度差AHal可以小于第二半导体结构45b的底表面与有源区9的突出部42e_l、42和42e_2的上表面之间的高度差Δ Ha2。
[0062]第一半导体结构45a和第二半导体结构45b可与隔离区7和有源区9重叠。多个第一气隙AGal可在第一半导体结构45a和位于各有源区9之间的隔离区7之间。多个第二气隙AGa2可在第二半导体结构45b和位于各有源区9之间的隔离区7之间。第一气隙AGal和第二气隙AGa2可为空的空间。
[0063]栅极间隔件36a可位于图案63e_l、63g_l至63g_n和63e_2的侧表面上。第一有源间隔件36b可在位于第一凹进区39a下方的有源区9的侧表面上。第二有源间隔件36c可在位于第二凹进区39b下方的有源区9的侧表面上。
[0064]栅极间隔件36a、第一有源间隔件36b和第二有源间隔件36c中的每一个可包括内部间隔件34a和外部间隔件35a。内部间隔件34a的厚度可小于外部间隔件35a的厚度。内部间隔件34a可由相对于外部间隔件35a具有刻蚀选择性的材料形成。例如，内部间隔件34a可包括绝缘氮化物(例如，SiN)，外部间隔件35a可由绝缘氧化物(例如，S1)或含碳的绝缘氧化物(例如，S1C)形成。
[0065]栅极间隔件36a的内部间隔件34a可位于外部间隔件35a与图案63e_l、63g_l至63g_n和63e_2之间，并且可延伸至外部间隔件35a的底表面。
[0066]绝缘停止层48和下部层间绝缘层51可位于具有图案63e_l、63gj至63g_n和63e_2、间隔件36a、36b和36c以及半导体结构45a和45b的衬底上。绝缘停止层48可以共形地形成。下部层间绝缘层51可形成在绝缘停止层48上，并且可以不与图案63e_l、63gj至63g_n和63e_2的上表面重叠。
[0067]上部层间绝缘层66可位于多个图案63e_l、63g_l至63g_n和63e_2以及下部层间绝缘层51上。下部层间绝缘层51和上部层间绝缘层66以及配置为穿过绝缘停止层48的多个接触结构72a和72b可位于半导体结构45a和45b上。
[0068]接触结构72a和72b可包括位于第一半导体结构45a上的第一接触结构72a以及位于第二半导体结构45b上的第二接触结构72b。第一接触结构72a和第二接触结构72b中的每一个可由导电材料(例如，金属氮化物)和/或金属材料形成。
[0069]第一硅化物层69a可位于第一半导体结构45a与第一接触结构72a之间。第二硅化物层69b可位于第二半导体结构45b与第二接触结构72b之间。
[0070]栅极间隔件36a可位于接触结构72a和72b与图案63e_l、63g_l至63g_n和63e_2之间，并且可在图案63e_l、63g_l至63g_n和63e_2与半导体结构45a和45b之间延伸。绝缘停止层48可位于栅极间隔件36a与接触结构72a和72b之间。
[0071]在一个实施例中，提供了包括finFET结构的晶体管，所述finFET结构具有栅极图案63g_l至63g_n以及半导体结构45a和45b。半导体结构45a和45b可用作晶体管的源极或漏极。在具有f inFET结构的晶体管中，晶体管沟道区可限定在有源区9的各个有源突出部42中。
[0072]在半导体结构45a和45b之中，相邻的半导体结构可设置为具有不对称的结构。由于半导体结构45a和45b用作源极或栅极，因此可提供包括具有不对称的源极/漏极的finFET结构的晶体管。
[0073]在一个实施例中，半导体结构45a和45b由其组分比例与有源区9的组分比例不同的材料形成，或者由与有源区9的材料不同的材料形成，并且可用作用于对有源区9的有源突出部42施压的施压器。因此，半导体结构45a和45b可用于改进有源突出部42内的晶体管沟道区中的载流子迀移率特性。因此，可为采用具有finFET结构的晶体管的半导体器件提供改进的载流子迀移率特性。
[0074]图3示出了半导体器件的另一实施例。图4A是沿着线V-V’截取的截面图。图4B是沿着图3中的线V1-VI ’、线VI1-Vir和线VII1-VIir截取的截面图。
[0075]参照图3、图4A和图4B，隔离区107限定了多个有源区109。隔离区107可包括位于半导体衬底3中的器件隔离沟槽105以及位于器件隔离沟槽1 5中的绝缘材料层(例如，氧化硅层)。有源区109可穿过隔离区107并突出至比隔离区107的上端更高的水平高度。
[0076]各有源区109中的每一个可具有在第一方向(例如，X方向)上延伸的预定(例如，直线)形状。有源区109可包括第一有源区109a、第二有源区109b和第三有源区109c，它们彼此平行并顺序地布置在与第一方向(X方向)交叉的第二方向(例如，Y方向)上。
[0077]每个有源区109可包括多个突出部以及设置在所述多个突出部之间的多个凹进区。
[0078]有源区109的突出部包括顺序地布置在第一方向(X方向)上的第一边缘突出部142e_l、多个有源突出部142和第二边缘突出部142e_2。各个有源突出部142可具有相同或不同的宽度，并且可具有比第一边缘突出部142e_l和第二边缘突出部142e_2的宽度更大的宽度。
[0079]有源区109的凹进区可顺序地布置在第一方向(X方向)上。顺序地布置在第一方向(X方向)上的凹进区可包括处于奇数序列中的各个第一凹进区139a以及处于偶数序列中的各个第二凹进区139b。第一凹进区139a的宽度Wbl可大于第二凹进区139b的宽度Wb2。第一凹进区139a的高度AHbl可大于第二凹进区139b的高度AHb2。
[0080]多个图案可与有源区109交叉并延伸至隔离区107上。各图案可与有源区109重叠并且具有相同的宽度W。图案可包括顺序地布置在第一方向(X方向)上的第一边缘图案163e_l、多个栅极图案163g_l至163g_n以及第二边缘图案163e_2。栅极图案163g_l至163g_η可位于第一边缘图案163e_l与第二边缘图案163e_2之间。栅极图案163gj至163g_n可为任意数量η，其中η为正整数。在一个实施例中，η为偶数。
[0081]图案可包括以第一间隔Dbl分隔开的图案以及以第二间隔Db2分隔开的图案，第二间隔Db2小于第一间隔Dbl。第一边缘图案163ej可以第一间隔Dbl与栅极图案163g_l至163g_n分隔开。第二边缘图案163e_2可以第一间隔Dbl与栅极图案163g_l至163g_n分隔开。
[0082]在栅极图案163g_l至163g_n之中，奇数栅极图案与顺序地布置在奇数栅极图案之后的偶数栅极图案可以第二间隔Db2分隔开。在栅极图案163g_l至163g_n之中，偶数栅极图案与顺序地布置在偶数栅极图案之后的奇数栅极图案可以第一间隔Dbl分隔开。例如，在栅极图案163g_l至163g_n之中，第一栅极图案163gj和第二栅极图案163g_2可以第二间隔Db2分隔开，第三栅极图案163g_3和第四栅极图案163g_4可以第二间隔Db2分隔开。在栅极图案163g_l至163g_n之中，第二栅极图案163g_2和第三栅极图案163g_3可以第一间隔Dbl分隔开，第四栅极图案163g_4和第五栅极图案163g_5可以第一间隔Dbl分隔开。
[0083]第一边缘图案163e_l可与第一边缘突出部142e_l重叠。第二边缘图案163e_2可与第二边缘突出部142e_2重叠。栅极图案163g_l至163g_n可与有源突出部142重叠。与图1、图2A和图2B类似，图案中的每一个可包括导电图案60以及位于导电图案60的侧表面和底表面上的栅极电介质58。
[0084]多个半导体结构145a和145b可位于多个凹进区139a和139b中。半导体结构145a和145b的导电类型可与有源区109的导电类型不同。半导体结构145a和145b可为晶体管的源极/漏极。半导体结构145a和145b可为外延层。半导体结构145a和145b可由与有源区109的材料不同的材料形成，或由其组分比例与有源区109的组分比例不同的材料形成。
[0085]半导体结构145a和145b可包括位于第一凹进区139a中的第一半导体结构145a以及位于第二凹进区139b中的第二半导体结构145b。
[0086]第一半导体结构145a可填充第一凹进区139a。第一半导体结构145a的上表面可位于比有源突出部142的上表面更高的水平高度。
[0087]第二半导体结构145b可填充第二凹进区139b。第二半导体结构145b的上表面可位于比有源突出部142的上表面更高的水平高度。
[0088]第一半导体结构145a中的每一个具有与有源区109重叠的预定(例如，条形)形状。例如，第一半导体结构145a中的每一个可与第一至第三有源区109a、109b和109c重叠。第二半导体结构145b中的每一个具有与有源区109重叠的预定(例如，条形)形状。例如，第二半导体结构145b中的每一个可与第一至第三有源区109a、109b和109c重叠。
[0089]第一半导体结构145a所具有的形状的宽度和长度可大于第二半导体结构145b所具有的形状的宽度和长度。第一半导体结构145a的水平宽度和垂直长度可大于第二半导体结构145b的水平宽度和垂直长度。第一半导体结构145a在第一方向(X方向)上的宽度Wbl可大于第二半导体结构145b在第一方向(X方向)上的宽度Wb2。第一半导体结构145a在第二方向(Y方向)上的长度Lbl可小大第二半导体结构145b在第二方向(Y方向)上的长度Lb2。第一半导体结构145a的底表面与有源区109的突出部142e_l、142和142e_2的上表面之间的高度差AHbl可大于第二半导体结构145b的底表面与有源区109的突出部142e_l、142和142e_2的上表面之间的高度差AHb2。
[0090]多个第一气隙AGbl可在第一半导体结构145a和位于各有源区109之间的隔离区107之间。多个第二气隙AGb2可在第二半导体结构145b和位于各有源区109之间的隔离区107之间。
[0091]第一接触结构172a可位于第一半导体结构145a上。第二接触结构172b可位于第二半导体结构145b上。第一接触结构172a和第二接触结构172b中的每一个可由导电材料(例如，金属氮化物)和/或金属材料形成。
[0092]第一硅化物层169a可位于第一半导体结构145a与第一接触结构172a之间。第二硅化物层169b可位于第二半导体结构145b与第二接触结构172b之间。
[0093]栅极间隔件1368可位于图案1636_1、163g_l至163g_n和163e_2的侧表面上。第一有源间隔件136b可在位于第一凹进有源区139a下方的有源区109的侧表面上。第二有源间隔件136c可在位于第二凹进有源区139b下方的有源区109的侧表面上。
[0094]栅极间隔件136a、第一有源间隔件136b和第二有源间隔件136c中的每一个可包括内部间隔件134a和外部间隔件135a。栅极间隔件136a的内部间隔件134a可位于外部间隔件135a与图案163e_l、163g_l至163g_n和163e_2之间，并且可延伸至外部间隔件135a的底表面。
[0095]绝缘停止层148和下部层间绝缘层151可位于具有图案163e_l、163g_l至163g_n和163e_2、间隔件136a、136b和136c以及半导体结构145a和145b的衬底上。绝缘停止层148可以共形地形成。下部层间绝缘层151可形成在绝缘停止层148上，并且可以不与图案163e_l、163g_l至163g_n和163e_2的上表面重叠。
[0096]下部层间绝缘层151和上部层间绝缘层166以及穿过绝缘停止层148的多个接触结构172a和172b可位于半导体结构145a和145b上。
[0097]接触结构172a和172b可包括位于第一半导体结构145a上的第一接触结构172a以及位于第二半导体结构145b上的第二接触结构172b。第一接触结构172a和第二接触结构172b中的每一个可由导电材料(例如，金属氮化物)和/或金属材料形成。
[0098]栅极间隔件136a可位于接触结构172a和172b与图案163ej、163gj至163g_n和163e_2之间，并且可在图案163e_l、163g_l至163g_n和163e_2与半导体结构145a和145b之间延伸。绝缘停止层148可位于栅极间隔件136a与接触结构172a和172b之间。
[0099]图5至图18B示出了用于形成半导体器件的方法的实施例。图5、图7、图9、图11和图15为示出所述方法实施例的不同阶段的平面图。图6A、图6B、图8A、图8B、图10A、图10B、图12A、图 12B、图 13A、图 13B、图 14A、图 14B、图 16A、图 16B、图 17A、图 17B、图 18A 和图 18B 为示出所述方法的不同阶段的截面图。
[0100]具体地，图6A是沿着图5中的线Ι-Γ截取的截面图，图6B是沿着图5中的线I1-1I’、线ΙΙΙ-ΙΙΓ和线IV-1V’截取的截面图。图8A是沿着图7中的线Ι-Γ截取的截面图，图8B是沿着图7中的线ΙΙ-ΙΙ’、线ΙΙΙ-ΙΙΓ和线IV-1V’截取的截面图。图1OA是沿着图9中的线Ι-Γ截取的截面图，图1OB是沿着图9中的线ΙΙ-ΙΙ’、线ΙΙΙ-ΙΙΓ和线IV-1V’截取的截面图。图12Α、图13Α和图14Α是沿着图11中的线1-1’截取的截面图，图128、图138和图148是沿着图11中的线ΙΙ-ΙΙ’、线ΙΙΙ-ΙΙΓ和线IV-1V’截取的截面图。图16Α、图17Α和图18Α是沿着图15中的线Ι-Γ截取的截面图，图16Β、图17Β和图18Β是沿着图15中的线ΙΙ-ΙΙ’、线ΙΙΙ-ΙΙΓ和线IV-1V’截取的截面图。
[0101]参照图5、图6Α和图6Β，根据一个实施例，用于形成半导体器件的方法包括步骤:在半导体衬底3中形成用于限定多个有源区9的隔离区7。所述方法还包括步骤:形成牺牲层21并在牺牲层21上形成多个掩模图案24。隔离区7可为沟槽隔离区。隔离区7的上表面可处于比有源区9的上表面更低的水平高度。有源区9的上部可突出至比隔离区7的上表面更高的水平高度。
[0102]形成隔离区7的步骤可包括:在半导体衬底3中形成器件隔离沟槽5以限定有源区9;以及形成绝缘材料层以部分地填充器件隔离沟槽5。有源区9可具有在第一方向(例如，X方向)上延伸的线形。有源区9可包括第一有源区9a、第二有源区9b和第三有源区9c，它们彼此平行并且顺序地布置在垂直于第一方向(X方向)的第二方向(例如，Y方向)上。
[0103]形成牺牲层21的步骤可包括:形成基底绝缘层15以共形地覆盖有源区9和隔离区7;在基底绝缘层15上形成下部牺牲层17;以及在下部牺牲层17上形成上部牺牲层19。基底绝缘层15可由例如氧化硅形成。下部牺牲层17可由例如多晶硅形成，上部牺牲层19可由例如(但不限于)氮化硅的材料形成。
[0104]掩模图案24可形成在上部牺牲层19上，并且可由相对于上部牺牲层19具有刻蚀选择性的材料(例如，多晶硅)形成。掩模图案24可与有源区9交叉，并且可延伸至隔离区7上方。掩模图案24中的每一个可在第二方向(Y方向)上具有预定(例如，长条或直线)形状。各个掩模图案24可顺序地布置在第一方向(X方向)上。每个掩模图案24的宽度Dal可小于各掩模图案24之间的间隔S。
[0105]参照图7、图8a和图8b，根据一个实施例，所述方法包括:在掩模图案24的侧表面形成间隔件27。间隔件27可由相对于掩模图案24具有刻蚀选择性的材料形成。各掩模图案24之间的间距S中的每一个可为间隔件27的宽度W的两倍与各掩模图案24之间的空的空间30的宽度Da2之和。
[0106]在一个实施例中，空的空间30的宽度Da2可大于掩模图案24的宽度Dal。如上所述，空的空间30的宽度Da2和掩模图案24的宽度Dal可确定在图1、图2A和图2B中描述的半导体器件的结构中图案63e_l、63g_l至63g_n和63e_2之间的间距。在一个实施例中，可调整掩模图案24的宽度Dal以及各掩模图案24之间的间距S，并且可针对图3、图4A和图4B中描述的半导体器件的结构确定图案163e_l、163g_l至163g_n和163e_2之间的间距。例如，空的空间30的宽度Da2可小于掩模图案24的宽度Dal，并且可针对图3、图4A和图4B中描述的半导体器件的结构确定图案163e_l、163g_l至163g_n和163e_2之间的间距。
[0107]参照图9、图1OA和图1OB，所述方法可包括:利用间隔件27 (图7、图8A和图8B)作为刻蚀掩模，刻蚀并去除掩模图案24(图7、图8A和图SB);对牺牲层21进行刻蚀；以及形成多个牺牲图案。
[0108]在一个实施例中，在刻蚀并去除掩模图案24之前或之后，可利用光刻和刻蚀工艺对间隔件27的边缘进行刻蚀。间隔件27可形成为具有例如长条形状或线形。
[0109]牺牲图案可包括顺序地布置在第一方向(X方向)上的第一边缘牺牲图案21e_l、多个栅极牺牲图案211至21_n和第二边缘牺牲图案21e_2。每个牺牲图案可包括顺序堆叠的基底绝缘图案15a、下部牺牲图案17a和上部牺牲图案19a。
[0110]可通过空的空间30(图7、图8A和图8B)的宽度Da2和掩模图案24的宽度Dal确定各牺牲图案之间的空间。可通过例如间隔件27确定每个牺牲图案的宽度。在一个实施例中，可在形成牺牲图案的同时刻蚀并去除间隔件27。
[0111]参照图11、图12A和图12B，根据一个实施例，所述方法可包括:在具有牺牲图案21e_l、21_l至21_r^P21e_2的衬底上形成绝缘间隔件层36。绝缘间隔件层36可包括内部间隔件层34以及位于内部间隔件层34上的外部间隔件层35。内部间隔件层34可由其刻蚀选择性与外部间隔件层35的材料的刻蚀选择性不同的材料形成。例如，内部间隔件层34可由绝缘氮化物(例如，氮化硅)形成，外部间隔件层35可由绝缘氧化物(例如，氧化硅或含碳氧化硅(S1C))形成。
[0112]参照图11、图13A和图13B，根据一个实施例，所述方法可包括:顺序地刻蚀绝缘间隔件层36和有源区9。可对有源区9进行刻蚀并且可形成第一凹进区39a和第二凹进区39b。第一凹进区39a的宽度和深度可小于第二凹进区39b的宽度和深度。第一凹进区39a中的每一个可具有第一深度A Hal，第二凹进区39b中的每一个可包括第二深度△ Ha2，其具有比第一深度Δ Hal更大的深度。第一凹进区39a中的每一个可具有第一宽度Wal，第二凹进区39b中的每一个可包括第二宽度Wa2，其具有比第一宽度Wal更大的宽度。
[0113]第一凹进区39a可形成在以第一间隔Dal分隔开的牺牲图案21e_l、21j至21_11和21e_2之间的有源区中。第二凹进区39b可形成在以第二间隔Da2分隔开的牺牲图案21e_l、21_1至21_r^P21e_2之间的有源区中。第一凹进区39a可形成在奇数序列中，第二凹进区39b可形成在偶数序列中。第二凹进区39b中的每一个可形成在一对相邻的第一凹进区39a之间。
[0114]可对绝缘间隔件层36进行刻蚀，并且可形成栅极间隔件36a、第一有源间隔件36b和第二有源间隔件36c。栅极间隔件36a、第一有源间隔件36b和第二有源间隔件36c中的每一个可包括内部间隔件34a以及位于内部间隔件34a上的外部间隔件35a。
[0115]栅极间隔件36a可形成在牺牲图案21e_l、21_l至21_r^P21e_2的侧表面上。
[0116]第一有源间隔件36b可形成在位于第一凹进区39a下方的有源区9的侧表面上。第二有源间隔件36c可形成在位于第二凹进区39b下方的有源区9的侧表面上。
[0117]参照图11、图14A和图14B，根据一个实施例，所述方法可包括:在凹进区39a和39b中形成多个半导体结构45a和45b。半导体结构45a和45b可以是例如通过执行选择性外延生长(SEG)工艺而形成的外延层。
[0118]在一个实施例中，半导体结构45a和45b可形成为具有与有源区9的导电类型不同的导电类型。半导体结构45a和45b可由与有源区9的材料不同的材料形成，或由其组分比例与有源区9的组分比例不同的材料形成。例如，半导体结构45a和45b可具有诸如锗硅的材料，有源区9可具有诸如硅的材料。
[0?19] 半导体结构45a和45b可包括第一半导体结构45a和第二半导体结构45b。第一半导体结构45a可形成在第一凹进区39a中。第二半导体结构45b可形成在第二凹进区39b中。第一半导体结构45a可填充第一凹进区39a。第二半导体结构45b可填充第二凹进区39b。第一半导体结构45a的上表面可形成在比有源突出部42的上表面更高的水平高度处。第二半导体结构45b的上表面可形成在比有源突出部42的上表面更高的水平高度处。
[0120]第一半导体结构45a可形成为具有与第二半导体结构45b的上表面处于不同水平高度的上表面。第一半导体结构45a的上表面可以处于比第二半导体结构45b的上表面更高的水平高度。
[0121]在平面图中，第一半导体结构45a中的每一个可形成为预定(例如，条形)形状并且与有源区9重叠。例如，第一半导体结构45a中的每一个可与第一至第三有源区9a、9b和9c重置。
[0122]在平面图中，第二半导体结构45b中的每一个形成为预定(例如，条形)形状并且可与有源区9重叠。例如，第二半导体结构45b中的每一个可与第一至第三有源区9a、9b和9c重置。
[0123]第一半导体结构45a所具有的形状的宽度和长度可小于第二半导体结构45b所具有的形状的宽度和长度。第一半导体结构45a的水平宽度和垂直长度可小于第二半导体结构45b的水平宽度和垂直长度。第一半导体结构45a在第一方向(X方向)上的宽度Wal可小于第二半导体结构45b在第一方向(X方向)上的宽度Wa2。第一半导体结构45a在第二方向(Y方向)上的长度Lal可小于第二半导体结构45b在第二方向(Y方向)上的长度La2。
[0124]随着半导体结构45a和45b的形成，可在第一半导体结构45a与位于各个有源区9之间的隔离区7之间形成多个第一气隙AGal。可在第二半导体结构45b与位于各个有源区9之间的隔离区7之间形成多个第二气隙AGa2。第一气隙AGal和第二气隙AGa2可为空的空间。
[0125]参照图15、图16A和图16B，根据一个实施例，所述方法可包括:在具有半导体结构45a和45b的衬底上共形地形成绝缘停止层48;在绝缘停止层48上形成下部层间绝缘层51;以及对绝缘停止层48和下部层间绝缘层51进行平坦化，直至暴露出牺牲图案21e_l、21_l至21_11和21 e_2。绝缘停止层48可由包括例如氮化娃的绝缘材料形成。下部层间绝缘层51可由例如基于氧化硅的绝缘材料形成。
[0126]参照图15、图17A和图17B，根据实施例，所述方法可包括:选择性地刻蚀牺牲图案21e_l、21_l至21_r^P21e_2;以及形成多个栅极沟槽GTe_l、GT_l至GT_r^PGTe_2。可通过去除牺牲图案 21e_l、21_l 至 21_r^P21e_2 来形成栅极沟槽 GTe_l、GT_l 至 GT_r^PGTe_2。
[0127]参照图15、图18A和图18B，根据实施例，所述方法可包括:形成多个图案63e_l、63g_l至63g_n和63e_2，其配置为填充栅极沟槽GTe_l、GT_l至GT_r^PGTe_2。所述图案可包括顺序地布置在第一方向(X方向)上的第一边缘图案63e_l、多个栅极图案63g_l至63g_n以及第二边缘图案63e_2。栅极图案63g_l至63g_n可形成在第一边缘图案63e_l与第二边缘图案63e_2之间。栅极图案63g_l至63g_i!可为任意数量η。在一个实施例中，数字η可为偶数。
[0128]所述图案可包括以第一间隔Dal分隔开的图案以及以第二间隔Da2分隔开的图案，第二间隔Da2大于第一间隔Dal。第一边缘图案63ej可以第一间隔Dal从栅极图案63gj至63g_n分隔开。第二边缘图案63e_2可以第一间隔Dal从栅极图案63g_l至63g_n分隔开。
[0129]图案63e_l、63g_l至63g_n和63e_2中的每一个可包括导电图案60以及位于导电图案60的侧表面和底表面上的栅极电介质58。导电图案60可为栅电极。栅极电介质58可包括通过使有源区9氧化形成的第一栅极电介质54以及通过执行气相沉积工艺形成的第二栅极电介质56。例如，第一栅极电介质54可由氧化娃形成，第二栅极电介质56可由金属氧化物形成。
[0130]再次参照图1、图2A和图2B，根据实施例，所述方法可包括:在具有图案63e_l、63g_I至63g_n和63e_2的衬底上形成上部层间绝缘层66。上部层间绝缘层66可由例如基于氧化娃的绝缘材料形成。
[0131 ]根据一个实施例，所述方法可包括:形成多个接触孔，其穿过上部层间绝缘层66和下部层间绝缘层51并且暴露出第一半导体结构45a和第二半导体结构45b。所述方法还可包括:通过执行硅化物工艺，在第一半导体结构45a形成第一硅化物层69a，并在第二半导体结构45b上形成第二硅化物层69b;以及形成第一接触结构72a和第二接触结构72b以填充接触孔。
[0132]图19A示出了半导体模块200的实施例，其包括安装在模块衬底210上的处理器220以及各个存储器装置230。导电输入/输出端240可位于模块衬底210的至少一侧上。处理器220或各个存储器装置230可包括根据各实施例的半导体器件。
[0133]图19B和图19C示出了电子系统的实施例。
[0134]参照图19B，电子系统300可包括主体310、显示单元360和外部装置370。主体310可包括微处理器单元320、电源330、功能单元340和/或显示控制单元350。主体310可包括具有PCB等的系统板或母板，以及/或者外壳。微处理器单元320、电源330、功能单元340和显示控制单元350可安装或设置在主体310的上表面上或者主体310的内部。显示单元360可位于主体310的上表面上或者主体310的内部/外部。
[0135]显示单元360可显示由显示控制单元350处理的图像。例如，显示单元360可包括液晶显示器(IXD)、有源矩阵有机发光二极管(AMOLED)或各种显示面板。显示单元360可包括触摸屏。因此，显示单元360可具有输入/输出功能。电源330可向微处理器单元320、功能单元340、显示控制单元350等提供电流或电压。电源330可包括充电电池、干电池插座或电压/电流转换器。
[0136]微处理器单元320可从电源330接收电压，以控制功能单元340和显示单元360。例如，微处理器单元320可包括中央处理单元(CPU)或应用处理器(AP)。功能单元340可执行各种功能。例如，功能单元340可包括触摸板、触摸屏、易失性/非易失性存储器、存储卡控制器、照相机、照明设备、音频和电影重现处理器、无线射频天线、扬声器、扩音器、通用串行总线(USB)端口或者具有其他各种功能的单元。
[0137]微处理器单元320或功能单元340可包括根据上述各实施例中的一个或多个的半导体器件。
[0138]参照图19C，电子系统400包括利用总线420执行数据通信的微处理器414、存储器412和用户接口 418。微处理器414可包括CPU或AP。电子系统400还可包括直接与微处理器414通信的RAM 416。微处理器414和/SRAM 416可装配在单个封装件内。
[0139]用户接口418可用于将数据输入至电子系统400或从电子系统400输出数据。例如，用户接口 418可包括触摸板、触摸屏、键盘、鼠标、声音检测器、阴极射线管(CRT)、监视器、IXD、AMOLED、等离子体显示板(PDP)、打印机、照明设备或各种输入/输出装置。
[0140]存储器412可存储微处理器414的操作代码、由微处理器414处理的数据或从外部接收的数据。存储器412可包括存储器控制器、硬盘或固态盘(SSD)。微处理器414、RAM 416和/或存储器412可包括根据上述各实施例中的一个或多个的半导体器件。
[0141]上述各实施例中的一个或多个提供了具有finFET结构和各种栅极和半导体结构的晶体管。可利用SEG工艺将所述半导体结构形成为位于有源区的凹进区中的外延层。有源区的凹进区可以彼此相邻，并且形成为具有彼此不同的深度。具有彼此不同的深度的凹进区可形成在有源区的突出部的两侧，在所述突出部中可限定所述晶体管的沟道区。用作源极/漏极区的半导体结构可以位于凹进区中，其能够改善晶体管沟道区中的载流子迀移率特性。因此，可为包括该晶体管的半导体器件提供改进的载流子迀移率特性。
[0142]本文已经公开了各示例实施例，虽然使用了特定的术语，但是这些术语仅以通用性和描述性的方式进行使用和解释，而非出于限制的目的。在一些实例中，如同本领域技术人员之一自本申请的提交起应当显而易见的那样，除非另外表示，否则与特定实施例相关地描述的特征、特性和/或元件可单独使用，或者与其他实施例相关地描述的特征、特性和/或元件进行组合。因此，本领域技术人员应当理解的是，在不背离所附权利要求阐述的各实施例的精神和范围的前提下，可在形式和细节上进行各种不同的变化。
【主权项】
1.一种半导体器件，包括:在半导体衬底中限定有源区的隔离区，所述有源区包括多个突出部和多个凹进区；多个图案，其与所述有源区的多个突出部重叠，并且具有实质上相同的宽度；以及 位于所述多个凹进区中的多个半导体结构，其中，所述多个凹进区包括位于奇数序列中的第一凹进区以及位于偶数序列中的第二 凹进区，并且其中，第一凹进区与第二凹进区彼此邻近并且具有不同的深度。2.根据权利要求1所述的半导体器件，其中，所述多个半导体结构包括彼此邻近的第一 半导体结构和第二半导体结构，其中，第一半导体结构的宽度小于第二半导体结构的宽度，并且 其中，第一半导体结构的底表面与所述多个突出部中的至少一个的上表面之间的高度 差小于第二半导体结构的底表面与所述多个突出部中的至少一个的上表面之间的高度差。3.根据权利要求2所述的半导体器件，其中，第一半导体结构和第二半导体结构与所述隔离区重叠。4.根据权利要求3所述的半导体器件，还包括:第一气隙，其位于第一半导体结构与所述隔离区之间；以及 第二气隙，其位于第二半导体结构与所述隔离区之间。5.根据权利要求2所述的半导体器件，其中，第一半导体结构的长度小于第二半导体结 构的长度。6.根据权利要求1所述的半导体器件，其中，所述多个半导体结构为其导电类型与有源 区的导电类型不同的外延层。7.根据权利要求1所述的半导体器件，其中，所述多个突出部包括第一边缘突出部、第 二边缘突出部以及位于第一边缘突出部与第二边缘突出部之间的多个有源突出部。8.根据权利要求7所述的半导体器件，其中，第一边缘突出部和第二边缘突出部的宽度 小于有源突出部的宽度。9.根据权利要求7所述的半导体器件，其中，所述多个图案包括第一边缘图案、第二边 缘图案以及位于第一边缘图案与第二边缘图案之间的多个栅极图案，其中，第一边缘图案与第一边缘突出部重叠，其中，第二边缘图案与第二边缘突出部重叠，并且 其中，所述多个栅极图案与所述多个有源突出部重叠。10.根据权利要求9所述的半导体器件，其中，第一边缘图案和第二边缘图案的宽度大 于第一边缘突出部和第二边缘突出部的宽度。11.一种半导体器件，包括:有源区，其位于半导体衬底中，并且包括多个突出部和多个凹进区；多个图案，其与所述有源区的多个突出部重叠，并且具有实质上相同的宽度；以及 多个半导体结构，其位于所述多个凹进区中，其中:所述多个凹进区包括彼此邻近且具有不同深度的第一凹进区和第二凹进区，并且 所述多个半导体结构包括位于第一凹进区中的第一半导体结构以及位于第二凹进区 中的第二半导体结构，第二半导体结构的宽度不同于第一半导体结构的宽度。12.根据权利要求11所述的半导体器件，其中，第二凹进区的深度大于第一凹进区的深度。13.根据权利要求12所述的半导体器件，其中，第二凹进区的宽度大于第一凹进区的宽度。14.根据权利要求11所述的半导体器件，其中所述多个突出部包括在第一方向上顺序布置的第一边缘突出部、多个有源突出部以及 第二边缘突出部;并且所述多个图案包括与第一边缘突出部重叠的第一边缘图案、与所述多个有源突出部重 叠的多个栅极图案以及与第二边缘突出部重叠的第二边缘图案。15.根据权利要求11所述的半导体器件，其中第一半导体结构接触第一凹进区并且填充第一凹进区；第二半导体结构接触第二凹进区并且填充第二凹进区；并且第一半导体结构的上表面与第二半导体结构的上表面处于不同的水平高度。16.—种半导体器件，包括:位于半导体衬底中的隔离区；位于所述半导体衬底中的多个有源区，所述有源区穿过所述隔离区并且突出至比所述 隔离区的上端更高的水平高度，所述多个有源区中的每一个具有在第一方向上延伸的线 形；多个图案，其与所述有源区交叉并且具有实质上相同的宽度；以及 多个半导体结构，其与所述多个有源区重叠，其中，所述有源区包括多个突出部和多个凹进区，所述多个突出部包括在第一方向上 顺序布置的第一边缘突出部、多个有源突出部以及第二边缘突出部，所述多个图案包括与 第一边缘突出部重叠的第一边缘图案、与所述多个有源突出部重叠的多个栅极图案以及与 第二边缘突出部重叠的第二边缘图案，并且其中，所述多个凹进区包括具有不同深度的第一凹进区和第二凹进区，并且所述多个 半导体结构包括位于第一凹进区中的第一半导体结构以及位于第二凹进区中的第二半导 体结构。17.根据权利要求16所述的半导体器件，其中:第一凹进区邻近于第二凹进区；第一凹进区的宽度小于第二凹进区的宽度;并且 第一凹进区的深度小于第二凹进区的深度。18.根据权利要求16所述的半导体器件，其中:第一半导体结构接触所述有源区并且具有第一长度;并且 第二半导体结构接触所述有源区并且具有比第一长度更大的第二长度。19.根据权利要求16所述的半导体器件，还包括:第一气隙，其位于在第一半导体结构下方的有源区之间；以及第二气隙，其位于有源区 之间，并且设置在第二半导体结构下方。20.根据权利要求16所述的半导体器件，还包括:位于所述半导体结构上的多个接触结构；位于所述接触结构与所述图案之间的栅极间隔件；以及位于所述栅极间隔件与所述接触结构之间的绝缘停止层，其中，所述栅极间隔件中的 每一个包括内部间隔件和外部间隔件，所述内部间隔件比所述外部间隔件更靠近所述图案。21.—种半导体器件，包括:位于半导体衬底中的隔离区；以及位于所述半导体衬底中的多个有源区，所述有源区穿过所述隔离区并且突出至比所述 隔离区的上端更高的水平高度，所述多个有源区中的每一个具有在第一方向上延伸的线 形，并且所述多个有源区中的每一个包括多个突出部和多个凹进区，其中:多个图案与所述有源区的突出部重叠并且具有实质上相同的宽度，多个半导体结构与所述多个有源区重叠，所述多个突出部包括在第一方向上顺序布置的第一边缘突出部、多个有源突出部以及 第二边缘突出部，所述多个图案包括与第一边缘突出部重叠的第一边缘图案、与所述多个 有源突出部重叠的多个栅极图案以及与第二边缘突出部重叠的第二边缘图案，并且所述多个凹进区顺序地布置在第一方向上，并且包括位于奇数序列中的第一凹进区以 及位于偶数序列中的第二凹进区，第二凹进区的深度不同于第一凹进区的深度。22.根据权利要求21所述的半导体器件，其中:所述多个半导体结构包括位于第一凹进区中的第一半导体结构以及位于第二凹进区 中的第二半导体结构;并且第一半导体结构的上表面处于与第二半导体结构的上表面不同的水平高度。23.根据权利要求21所述的半导体器件，其中，第一凹进区的深度小于第二凹进区的深度。24.根据权利要求21所述的半导体器件，其中，第一凹进区的深度大于第二凹进区的深度。25.根据权利要求21所述的半导体器件，还包括:位于所述半导体结构上的多个接触结构；位于所述接触结构与所述半导体结构之间的硅化物层；位于所述接触结构与所述图案之间的栅极间隔件；位于在第一凹进区下方的有源区的侧表面上的第一有源间隔件；以及 位于在第二凹进区下方的有源区的侧表面上的第二有源间隔件。
【文档编号】H01L29/06GK106098772SQ201610269149
【公开日】2016年11月9日
【申请日】2016年4月27日 公开号201610269149.9, CN 106098772 A, CN 106098772A, CN 201610269149, CN-A-106098772, CN106098772 A, CN106098772A, CN201610269149, CN201610269149.9
【发明人】姜明一, 金伦楷, 李炳赞
【申请人】三星电子株式会社