多晶硅栅过分刻蚀的p型mos管结构的制作方法
【专利摘要】一种多晶硅栅过分刻蚀的P型MOS管结构，包括硅衬底，硅衬底之上设置有经P型掺杂的源极和漏极；所述源极和所述漏极之上都生长有一层钛硅化物；所述源极和所述漏极之间有一下凹的刻蚀区，刻蚀区上生长有多晶硅栅；所述多晶硅栅和所述硅衬底之间有一层氧化硅隔离层；所述多晶硅栅的上表面覆盖有一层钛多晶硅化物；所述多晶硅栅的左右两侧有侧墙；在所述源极和所述漏极的外侧有下凹状的隔离氧化硅；所述隔离氧化硅和所述硅衬底之间设置有一层衬垫氧化硅。本发明在硅氧化栅的生长处设置有一个过刻蚀的下凹陷区，则硅氧化栅生长位置相对于源极和漏极处更靠下方，在相同的栅极尺寸下，栅极电压控制的灵敏度更大。
【专利说明】
多晶硅栅过分刻蚀的P型MOS管结构
技术领域
[0001]本发明涉及半导体制造技术，具体涉及一种多晶硅栅过分刻蚀的P型MOS管结构。
【背景技术】
[0002]现有技术的P型MOS管的结构如图1所示，包括硅衬底11，硅衬底11之上有经P型掺杂的源极121、漏极122，源极121和漏极122的正上方设置有钛硅化物13，多晶硅栅15位于源极121和漏极122之间，多晶硅栅15和硅衬底11之间设置有一层氧化硅隔离层14，多晶硅栅15之上生长有钛多晶硅化物17，多晶硅栅15的两侧生长有侧墙16。
[0003]由于在IC电路中，MOS管的栅极一般加正电，而P型MOS管中的导电粒子为空穴，所以P型MOS管应该做成耗尽型，S卩，在源极121和漏极122之间设置有一层P型掺杂的耗尽层。
[0004]现有技术中的此种结构，多晶硅栅15的下底面为水平状，此种结构，源极121和漏极122之间导通时的条件是在多晶硅栅15之上增加栅极电压，多晶硅栅15的尺寸越小，栅极所加电压越小，则电压控制的灵敏度减小。而多晶硅栅的尺寸越大，栅极所加电压越大，则电压控制的灵敏度增大。但是根据半导体制造技术的一般趋势，栅极尺寸必然越来越小，怎样保证电压控制的灵敏度不变，是现有技术的一个问题。
【发明内容】
[0005]针对现有技术的不足，本发明公开了一种多晶硅栅过分刻蚀的P型MOS管结构。
[0006]本发明的技术方案如下:
[0007]—种多晶硅栅过分刻蚀的P型MOS管结构，包括硅衬底，硅衬底之上设置有经P型掺杂的源极和漏极;所述源极和所述漏极之上都生长有一层钛硅化物;所述源极和所述漏极之间有一下凹的刻蚀区，刻蚀区上生长有多晶硅栅;所述多晶硅栅和所述硅衬底之间有一层氧化硅隔离层;所述多晶硅栅的上表面覆盖有一层钛多晶硅化物;所述多晶硅栅的左右两侧有侧墙;在所述源极和所述漏极的外侧有下凹状的隔离氧化硅;所述隔离氧化硅和所述硅衬底之间设置有一层衬垫氧化硅;在所述源极和所述漏极之间、所述氧化硅隔离层下还有一层P型耗尽层。
[0008]本发明的有益技术效果是:
[0009]本发明公开了一种特殊结构的P型MOS管，为了使得其适应大多数IC电路的使用规律，将其制作成为了耗尽型MOS管，以适应栅极加正极电压的情况。
[0010]本发明在硅氧化栅的生长处设置有一个过刻蚀的下凹陷区，则硅氧化栅生长位置相对于源极和漏极处更靠下方，则在相同的尺寸下，需要加更高的栅极电压，源极和漏极才可导通，由于栅极电压更高，则其在相同的栅极尺寸下，电压控制的灵敏度更大。
【附图说明】
[0011]图1是现有技术的结构示意图。
[0012]图2是本发明的结构示意图。
【具体实施方式】
[0013]图2是本发明的结构示意图。包括硅衬底21，硅衬底21之上设置有经P型掺杂的源极221和漏极222;源极221和漏极222之上都生长有一层钛硅化物23;源极221和漏极222之间有一下凹的刻蚀区，刻蚀区上生长有多晶娃栅25;多晶娃栅25和娃衬底21之间有一层氧化硅隔离层24;多晶硅栅25的上表面覆盖有一层钛多晶硅化物27;多晶硅栅25的左右两侧有侧墙26;在源极221和漏极222的外侧有下凹状的隔离氧化硅29;隔离氧化硅29和硅衬底21之间设置有一层衬垫氧化硅28;在源极221和漏极222之间、氧化硅隔离层24下还有一层P型耗尽层20。
[0014]本发明所述的结构的制作流程如下:
[0015]步骤1、在P型的娃片上生长5um的P型外延层，并以200KeV的能量注入磷离子以形成η阱；
[0016]步骤2、在η阱之上沉积一层厚度为150nm的隔离氧化层，之后在隔离氧化层之上，以750°C的温度，使用低压化学气相沉积的方式生长一层氮化硅;之后使用干法例子刻蚀机刻蚀隔离槽与多晶硅栅处的下凹槽；
[0017]步骤3、使用化学气相沉积的方式，在隔离区上淀积氧化硅填充隔离槽；
[0018]步骤4、使用化学机械抛光的方式，对步骤3所沉积的氧化硅进行抛光；
[0019]步骤5、将硅片进入热磷酸槽以去除氮化硅；
[0020]步骤6、注入磷离子，形成耗尽层；
[0021]步骤7、在多晶娃栅的下凹槽上生长一层厚度为2um?5um的栅氧化层，并在栅氧化层之上生长厚度为100um的多晶硅栅；
[0022]步骤8、在多晶硅栅之上沉积10nm厚度的二氧化硅，并进行刻蚀，形成侧墙。
[0023]步骤9、注入磷离子，以形成源极和漏极;步骤6与步骤9所注入的离子浓度相同。
[0024]通过以上的步骤，形成了本发明所述的多晶硅栅下凹式的结构。
[0025]以上所述的仅是本发明的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。
【主权项】
1.一种多晶娃栅过分刻蚀的P型MOS管结构，其特征在于，包括娃衬底(21)，娃衬底(21)之上设置有经P型掺杂的源极(221)和漏极(222);所述源极(221)和所述漏极(222)之上都生长有一层钛硅化物(23);所述源极(221)和所述漏极(222)之间有一下凹的刻蚀区，刻蚀区上生长有多晶硅栅(25);所述多晶硅栅(25)和所述硅衬底(21)之间有一层氧化硅隔离层(24);所述多晶硅栅(25)的上表面覆盖有一层钛多晶硅化物(27);所述多晶硅栅(25)的左右两侧有侧墙(26);在所述源极(221)和所述漏极(222)的外侧有下凹状的隔离氧化硅(29);所述隔离氧化硅(29)和所述硅衬底(21)之间设置有一层衬垫氧化硅(28);在所述源极(221)和所述漏极(222)之间、所述氧化硅隔离层(24)下还有一层P型耗尽层(20)。
【文档编号】H01L29/10GK106098778SQ201610540169
【公开日】2016年11月9日
【申请日】2016年7月8日
【发明人】吕耀安
【申请人】无锡宏纳科技有限公司