微波天线移相控制电路的制作方法
【技术领域】
[0001]本实用新型涉及机场导航用微波着陆设备，尤其涉及一种微波天线移相控制电路。
【背景技术】
[0002]微波着陆设备的主要功能是为着陆飞机提供相对于跑道中线延长线的方位引导信息和相对跑道平面的仰角引导信息，以及距跑道着陆端口的连续距离指示信息，引导飞机进场着陆。现有的移相电路主控由单片机实现，反应速度较慢；通讯方式为串行，传输速度慢；电路无自检功能，不能及时发现问题。
【发明内容】
[0003]鉴于现有技术存在的不足，本实用新型提供一种微波天线移相控制电路。该移相控制电路的主控电路由性能先进的FPGA芯片实现，通讯方式采用并行总线，具备电路自检功能。
[0004]本实用新型为实现上述目的，所采取的技术方案是:一种微波天线移相控制电路，其特征在于:包括下载电路、电源电路、主控电路、六组开关电路、通讯接口电路和自检电路，其电路连接为:通讯接口电路连接主控电路，主控电路连接六组开关电路，六组开关电路连接自检电路，自检电路连接LED告警灯，电源电路分别与下载电路、主控电路、六组开关电路、通讯接口电路和自检电路相连接。
[0005]本实用新型的特点及有益效果是:主控电路由可编程的FPGA芯片实现，运用Verilog语言编写程序完成运算和控制工作；并行通讯接口实现信息的输入；开关电路根据主控数据进行相应的控制工作；自检电路完成电路故障检测和报警。采用本电路，克服了现有的移相电路主控由单片机实现，存在反应速度较慢；通讯方式为串行，传输速度慢；电路无自检功能，不能及时发现问题等缺陷。
【附图说明】
[0006]图1为微波天线移相控制电路原理框图；
[0007]图2为图1中主控电路原理图；
[0008]图3为图1中通讯接口电路原理图；
[0009]图4为图1中下载电路原理图；
[0010]图5为图1中开关电路和自检电路原理图；
[0011]图6为图1中电源电路原理图。
【具体实施方式】
[0012]以下结合附图对本实用新型作进一步说明:
[0013]参照图1，一种微波天线移相控制电路包括下载电路、电源电路、主控电路、六组开关电路、通讯接口电路和自检电路，其电路连接为:通讯接口电路连接主控电路，主控电路连接六组开关电路，六组开关电路连接自检电路，自检电路连接LED灯，电源电路分别与下载电路、王控电路、TK组开关电路、通讯接口电路和自检电路相连接。
[0014]参照图2和图3，本实用新型的主控电路采用型号为XCS0SVQ100的FPGA芯片D1，通讯接口电路采用IDC40接口 XPlA和XPlB ;接口 XPlA的I脚和21脚接地，芯片Dl的I脚接地，3脚分别通过电阻Rl和电阻R9连接至电阻R33的一端，电阻R33的另一端通过电阻R31接至芯片Dl的71脚，芯片Dl的5脚、6脚、7脚、8脚、9脚和10脚分别通过电阻R8、电阻R10、电阻R18、电阻R17、电阻R2和电阻R3接至接口 XPlB的20脚和18脚、接口 XPlA的17脚、接口 XPlB的16脚和32脚及接口 XPlA的31脚，芯片Dl的11脚接地，12脚接电源VCC端;芯片Dl的13脚、14脚、15脚、16脚、17脚、18力卩、19脚、20脚和21脚分别通过电阻R4、电阻R5、电阻R6、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15和电阻R16接至接口XPlB的30脚、接口 XPlA的29脚、接口 XPlB的28脚、接口 XPlA的27脚、接口 XPlB的26脚、接口 XPlA的25脚、接口 XPlB的24脚、接口 XPlA的23脚和接口 XPlB的22脚，芯片Dl的23脚接地，24脚通过电阻R7接地，25脚接电源VCC端，电容C35、电容C34、电容C33、电容C32及电容C6并联，一端接电源VCC端，另一端接地；芯片Dl的29脚通过电阻R19接至接口 XPlB的2脚，芯片Dl的31脚、32脚、33脚、34脚和35脚分别通过电阻R20、电阻R21、电阻R22、电阻R23和电阻R24接至接口 XPlA的3脚、接口 XPlB的4脚、接口 XPlA的5脚、接口 XPlB的6脚和接口 XPlA的7脚，芯片Dl的37脚接电源VCC端，芯片Dl的38脚接地，芯片Dl的39脚、40脚、41脚、42脚和43脚分别通过电阻R25、电阻R26、电阻R27、电阻R28和电阻R29接至接口 XPlB的8脚、接口 XPlA的9脚、接口 XPlB的10脚、接口 XPlA的11脚和接口 XPlB的12脚，芯片Dl的48脚通过电阻R30接电源VCC端，芯片Dl的49脚、64脚、77脚和88脚分别接地，芯片Dl的63脚、75脚、89脚和100脚分别接电源VCC端，芯片Dl的95脚、96脚、97脚、98脚和99脚分别通过电阻R38、电阻R37、电阻R36、电阻R35和电阻R34接接电源VCC端。
[0015]参照图4，本实用新型的下载电路采用17S05存储芯片D2，存储芯片D2的I脚接至芯片Dl的72脚，2脚接至芯片Dl的74脚，3脚接至芯片Dl的36脚，4脚接至芯片Dl的30脚，存储芯片D2的3脚又通过电阻R120与存储芯片D2的8脚和7脚以及电容C31的一端连接，连接后接电源VCC端，电容C31的另一端接地，存储芯片D2的5脚接地；电阻Rl 18的一端接至芯片Dl的47脚，另一端连接发光二极管V14的阴极，发光二极管V14的阳极接至电源VCC端，同时通过电阻R121与接插件XP3的2脚连接，接插件XP3的2脚又接至芯片Dl的53脚，接插件XP3的I脚接地。
[0016]参照图5，本实用新型的开关电路(一组)和自检电路采用一个反相器、两个NPN场效应管和一个PNP场效应管，反相器D3B的3脚连接芯片Dl的86脚，反相器D3B的4脚连接电阻R56的一端、电阻R57的一端、NPN场效应管V28的I脚、电阻R58的一端及电阻R59的一端，电阻R56的另一端连接NPN场效应管V30的2脚，NPN场效应管V30的I脚连接电容ClO的一端后接电源VCC端，电容ClO的另一端接地；电阻R58的另一端连接脚连接二极管V3的阴极、电阻R53的一端及芯片Dl的57脚，二极管V3的阳极和电阻R53的另一端连接后接至与外部连接的输出口 B2-3，电阻R59的另一端连接二极管V4的阴极、电阻R54的一端及芯片Dl的58脚，二极管V4的阳极和电阻R54的另一端连接后接至与外部连接的输出口 B2-2，同时电阻R54的另一端和二极管V3的阳极又分别通过电阻R60和电阻R62连接电阻R55的一端和NPN场效应管V30的3脚，电阻R55的另一端接至芯片Dl的59脚，二极管V4的阳极和电阻R53的另一端又分别通过电阻R61和电阻R63连接PNP场效应管V29的3脚，PNP场效应管V29的I脚与电容Cll的一端、二极管V20的阳极及电阻R65的一端连接后接电源VCC2端，电容Cll的另一端接地，PNP场效应管N29的I脚连接二极管V20的阴极、电阻R65的另一端、电容C12的一端及电阻R64的一端，电容C12的另一端与电阻R57的另一端连接，电阻R64的另一端连接NPN场效应管V28的3脚，NPN场效应管V28的2脚接地。
[0017]参照图6，本实用新型的电源电路的电解电容C36的正极与电容C37、电容C30及电感LI的一端连接，电解电容C36的负极与电容C37的另一端和电容C30的另一端及电容C29的一端连接后一起接地，电感LI的另一端与电容C29的另一端连接后接二极管V15的阴极和二极管V16的阴极，二极管V15的阳极通过保险丝F3接至接口 XPlA的19脚，二极管V16的阳极通过保险丝F4接至接口 XPlA的39脚；电解电容C28的正极与电容C27、电容C26、电阻R119及电感L2的一端连接，电解电容C28的负极与电容C27的另一端、电容C26的另一端和电阻R119的另一端及电容C25的一端连接后一起接地，电感L2的另一端与电容C25的另一端连接后接二极管V17的阴极和二极管V18的阴极，二极管V17的阳极通过保险丝F2接至接口 XPlA的15脚，二极管V18的阳极通过保险丝Fl接至接口 XPlB的14脚。
[0018]本实用新型的电源电路提供稳定的电源；并行通讯接口与主控FPGA芯片连接，实现信息通信；主控FPGA芯片与