一种有效减小电容的功率mosfet器件的制作方法
【技术领域】
[0001]本实用新型属于半导体技术领域，特别涉及一种有效减小电容的功率MOSFET器件。
【背景技术】
[0002]现有沟槽型功率MOSFET器件并未对输入电容等参数做特别的优化。但是随着器件圆胞密度的逐渐增加和特征尺寸的缩小，输入电容也越来越大。这个问题现阶段已经逐渐被大家所重点关注。在很多特别是高频应用领域，输入电容对MOS管整体发热的影响也越来越大。如果要降低输入电容，一般都是采用增加栅极氧化层的厚度，或者降低圆胞密度的方法，而增加氧化层厚度，对器件的开启电压，跨导等参数影响较大；而降低圆胞密度，导通电阻将会显著增加。在不损失导通电阻，电流能力的前提下，如何降低输入电容显得极为重要。
[0003]如图1所示现有的沟槽功率MOSFET器件工艺中外延片准备结构示意图。如图2所示现有的沟槽功率MOSFET器件工艺中挖深沟槽，生长栅极氧化层，填导电多晶硅和导电多晶硅刻蚀的结构示意图。图3是现有的沟槽功率MOSFET器件工艺中P-注入和N+注入的结构示意图。图4是现有的沟槽功率MOSFET器件工艺中淀积绝缘介质层、挖孔和填源极金属的结构示意图。
【实用新型内容】
[0004]本实用新型的目的是提供一种有效减小电容的功率MOSFET器件，以解决现有沟槽型功率MOSFET器件输入电容较大的问题。
[0005]本实用新型的技术方案是，一种功率MOSFET器件，具有衬底、外延层和沟槽结构，所述沟槽结构的内壁附着有绝缘栅氧化层，以及填入沟槽的栅极导电多晶硅，所述栅极导电多晶硅的高度小于所述沟槽结构的深度。同时，所述栅极导电多晶硅的顶部位于源极区的底部之上。
[0006]本实用新型通过在沟槽功率MOSFET器件中减少多晶硅上部分的长度，减少了栅电极的长度，使得栅电极和源极区域之间的电容就会显著较少。
【附图说明】
[0007]通过参考附图阅读下文的详细描述，本实用新型示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本实用新型的若干实施方式，其中:
[0008]图1是现有的沟槽功率MOSFET器件工艺中外延片准备结构示意图。
[0009]图2是现有的沟槽功率MOSFET器件工艺中一个环节的结构示意图。
[0010]图3是现有的沟槽功率MOSFET器件工艺中另一个环节的结构示意图。
[0011]图4是现有的沟槽功率MOSFET器件工艺中又一个环节的结构示意图。
[0012]图5是本实用新型沟槽功率MOSFET器件工艺中一个环节的结构示意图。
[0013]图6是本实用新型沟槽功率MOSFET器件工艺中另一个环节的结构示意图。
[0014]其中，I为衬底，2为外延层，3为沟槽结构(包含挖出来的沟槽及沟槽内壁附着的绝缘栅氧化层以及栅极导电多晶硅)，
[0015]4为P-区，也叫P型阱区，
[0016]5为N+区，也叫N型源极区，
[0017]6为绝缘介质层，7为孔层，8为孔内填的源极金属层。
【具体实施方式】
[0018]如图5和图6所示，本实用新型的一种功率MOSFET器件，具有衬底、外延层和沟槽结构，所述沟槽结构的内壁附着有绝缘栅氧化层，以及填入沟槽的栅极导电多晶硅，所述栅极导电多晶硅的高度小于所述沟槽结构的深度。
[0019]图5是本实用新型沟槽功率MOSFET器件工艺中，在现有的进行P-注入和N+注入后，对导电多晶硅进行第二次刻蚀的示意图。图6是本实用新型的淀积绝缘介质层、挖孔和填源极金属的结构示意图。
[0020]本实用新型提出一种在不改变器件结构的前提下，只是在正常的沟槽功率MOSFET器件工艺流程中，在源极退火后，介质层淀积前增加一步多晶硅刻蚀，减少多晶硅上部分的长度，也就是减少了栅电极的长度，这样栅电极和源极区域之间的电容就会显著较少。通过增加一步简单多晶硅刻蚀工序(几乎不增加成本)来降低改善器件栅极和源极之间的电容，提升了器件的品质因子。
[0021]值得说明的是，虽然前述内容已经参考若干【具体实施方式】描述了本实用新型创造的精神和原理，但是应该理解，本实用新型创造并不限于所公开的【具体实施方式】，对各方面的划分也不意味着这些方面中的特征不能组合，这种划分仅是为了表述的方便。本实用新型创造旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
【主权项】
1.一种功率MOSFET器件，具有衬底、外延层和沟槽结构，所述沟槽结构的内壁附着有绝缘栅氧化层，以及填入沟槽的栅极导电多晶硅，其特征在于，所述栅极导电多晶硅的高度小于所述沟槽结构的深度，同时，所述栅极导电多晶硅的顶部位于源极区的底部之上。
【专利摘要】本实用新型公开了一种有效减小电容的功率MOSFET器件，具有衬底、外延层和沟槽结构，所述沟槽结构的内壁附着有绝缘栅氧化层，以及填入沟槽的栅极导电多晶硅，所述栅极导电多晶硅的高度小于所述沟槽结构的深度。本实用新型通过在沟槽功率MOSFET器件中减少多晶硅上部分的长度，减少了栅电极的长度，使得栅电极和源极区域之间的电容就会显著较少。
【IPC分类】H01L29/423, H01L29/78
【公开号】CN204885172
【申请号】CN201520680481
【发明人】陆怀谷
【申请人】深圳市谷峰电子有限公司, 香港谷峰半导体有限公司
【公开日】2015年12月16日
【申请日】2015年9月2日