引线框架的制作方法
【技术领域】
[0001]本实用新型涉及芯片封装领域，特别是涉及引线框架。
【背景技术】
[0002]随着集成电路的发展，集成电路越来越小型化，经过多年的摸索发展，根据低成本、高封装数量封装需求的市场变化。相对于封装成本较高的BGA、MCM等产品，组合功能的多芯片集成封装已经成为封装的一大趋势，由此产生了双入线封装(dual inline-pinpackage，DIP)平面多载体、多芯片封装，且发展趋势极为迅速。
[0003]目前集成电路封装，DIP系列产品封装制造大多为单载体或双载体的两排引线框架模式，在承载芯片的基岛设计上，大多采用单个或两个基岛的设计。该设计实现封装的芯片数量较少(I个或2个)，无法实现不同电位的大功率芯片的合封，并且引线框架导热迅速，各个芯片散热效果差;且对封装厂来说产品成本较高(I个芯片或2个芯片需求较长焊线、较多包封树脂)。
【实用新型内容】
[0004]基于此，有必要针对无法实现不同电位的大功率芯片的合封、各个芯片散热效果差的问题，提供一种引导框架。
[0005]—种引线框架，包括若干个引线框架单元，所述引线框架单元设有用于放置芯片的第一基岛、第二基岛和第三基岛和多个管脚，所述第一基岛、第二基岛、第三基岛相互间隔成行或成列分布;且所述管脚位于所述第一基岛、第二基岛和第三基岛的两侧。
[0006]在其中一个实施例中，所述第一基岛、第三基岛的面积均大于所述第二基岛的面积，且所述第一基岛、第三基岛的位于所述引线框架单元的两侧。
[0007]在其中一个实施例中，所述管脚的数目为16个，第一管脚到第八管脚依次位于所述第一基岛、第二基岛和第三基岛的一侧;所述第九管脚到第十六管脚依次位于所述第一基岛、第二基岛和第三基岛的另一侧;其中，第一管脚、第十六管脚分别与第一基岛连接;所述第五管脚、第十二管脚、第十三管脚分别与所述第二基岛连接;所述第八管脚、第九管脚分别与所述第三基岛连接。
[0008]在其中一个实施例中，所述第一基岛、第二基岛和第三基岛中相邻两基岛的间距符合最小爬电距离的要求，其间距大于等于0.3毫米。
[0009]在其中一个实施例中，所述第一基岛与所述第一基岛两侧的管脚的间距，所述第二基岛与所述第二基岛两侧的管脚的间距，以及所述第三基岛与所述第三基岛两侧的管脚的间距均符合最小爬电距离的要求。
[0010]在其中一个实施例中，所述管脚中还设有打线区，在所述打线区中还设有通孔，用于增加塑封后的结合力。
[0011]在其中一个实施例中，若干个所述引线框架单元阵列排布，相邻的两个引线框架单元间的列间距为13.716 ± 0.25mm。
[0012]在其中一个实施例中，所述引线框架为铜或铜合金或铁镍合金或铁引线框架中的一种。
[0013]在合封芯片的过程中，第一基岛、第三基岛用于放置大功率的芯片，由于第一基岛、第三基岛的位于引线框架单元的两侧，可以有效的利用引线框架单元两端的有效区域，加大了散热区域的面积，有效减小热阻，提高了散热能力。
【附图说明】
[0014]图1为引线框架单元的结构示意图；
[0015]图2为若干个引线框架单元组合而成的阵列排布图。
【具体实施方式】
[0016]为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。
[0017]除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本实用新型。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0018]如图1所示的为引线框架单元的结构示意图，图中引线框架单元10设有用于放置芯片的第一基岛110、第二基岛120和第三基岛130和多个管脚(Al?A16)。第一基岛110、第二基岛120、第三基岛130相互间隔成行或成列分布。第一基岛110、第二基岛120和第三基岛130中相邻两基岛的间距符合最小爬电距离的要求，其间距大于等于0.3毫米。在本实施例中，第一基岛110与第二基岛120的间距dl、第二基岛120与第三基岛130的间距d2均符合最小爬电距离的要求。基岛到基岛的间距大于等于0.3mm，在本实施例中，其间距dl、d2均为
0.4mmo
[0019]管脚(Al?A16)位于第一基岛110、第二基岛120和第三基岛130的两侧。在本实施例中，第一基岛110、第二基岛120、第三基岛130成行且相互间隔排列，可以同时将三个芯片合封在一起，即可将三个芯片分别放置在第一基岛110、第二基岛120、第三基岛130相应的位置(D1、D2、D3)。
[0020]在本实施例中，第一基岛110、第三基岛130的面积均大于第二基岛120的面积，且第一基岛110、第三基岛130的位于引线框架单元10的两侧。在本实施中，第一基岛110、第三基岛130的面积相等，SI = S3 = 6.9*4.6(mm)2，第二基岛120的面积为S2 = 3.7*3.6(mm)2，所列出的尺寸信息在误差范围(±0.05mm)内波动。在其他实施例中，第一基岛110、第三基岛130的面积也可以不相等。在具体的封装过程中，根据各个芯片的尺寸信息来调节第一基岛110、第二基岛120、第三基岛130的面积。在合封芯片的过程中，第一基岛110、第三基岛130用于放置大功率的芯片(D1、D3)，由于第一基岛110、第三基岛130的位于引线框架单元10的两侧，可以有效的利用引线框架单元10两端的有效区域，加大了散热区域