单一负信号触发的双向晶闸管芯片的制作方法
【专利摘要】本实用新型公开了单一负信号触发的双向晶闸管芯片，其P型对通隔离环的正面设有正面氧化膜和门极电极，门极电极与P型对通隔离环之间设有N+型门极区，正面P型短基区的正面设有正面氧化膜和主端子T2，主端子T2与正面P型短基区之间设有带短路孔的正面N+型发射区，背面P型短基区的背面沿边缘设有背面氧化膜，背面氧化膜的内侧设有主端子T1，主端子T1与背面P型短基区之间设有带短路孔的背面N+型发射区。该晶闸管芯片结构合理可靠，能有效避免由于信号干扰导致的误触发现象；背面氧化膜提高了芯片触发电流的一致性。在制造该芯片时，由于双面N+型发射区和N+型门极区同时光刻、扩散形成，减少了工艺流程，降低了生产成本。
【专利说明】
单一负信号触发的双向晶闸管芯片
技术领域
[0001]本实用新型属于双向晶闸管技术领域，具体来说，是涉及一种单一负信号触发的双向晶闸管芯片。
【背景技术】
[0002]目前市面上的双向晶闸管芯片如图1所示，门极电极I’在隔离钝化槽3’的内侧，门极电极I’由P型杂质和N+型杂质共同构成，且主端子T2 2’在芯片的背面，主端子Tl 4’在芯片的正面，大多数电路在使用该种双向晶闸管进行控制时又以二、三象限触发控制为主，即:门极电极I’为负信号，主端子Tl 4’接交流电负极，主端子T2 2’接交流电正极，当交流电为正弦波上半波时，双向晶闸管为第二象限触发，当交流电为正弦波的下半波时，双向晶闸管为第三象限触发。
[0003]由于双向晶闸管具有四个象限均可以触发的特性，在电路使用过程中往往会由于异常信号对门极电极I’的干扰导致可控硅在非二、三象限触发，俗称为误触发，这是电路设计中不希望出现的现象，为了避免出现误触发，通常需要在电路中增加保护和抗干扰部分，从而导致了电路设计难度的加大、成本的增高。
【实用新型内容】
[0004]本实用新型所要解决的技术问题是提供一种具有良好抗干扰性能的单一负信号触发的双向晶闸管芯片及其制造方法。
[0005]为解决上述技术问题，本实用新型采用的技术方案是:
[0006]单一负信号触发的双向晶闸管芯片，包括N-型长基区，N-型长基区的正面设有正面P型短基区，背面设有背面P型短基区，正面P型短基区的四周、N-型长基区的上部设有环形隔离钝化槽，隔离钝化槽的内表面设有玻璃钝化膜，N-型长基区的四周设有与背面P型短基区连通的P型对通隔离环，P型对通隔离环的正面设有正面氧化膜和门极电极，门极电极与P型对通隔离环之间设有N+型门极区，正面P型短基区的正面设有正面氧化膜和主端子T2，主端子T2与正面P型短基区之间设有带短路孔的正面N+型发射区，背面P型短基区的背面沿边缘设有背面氧化膜，背面氧化膜的内侧设有主端子Tl，主端子Tl与背面P型短基区之间设有带短路孔的背面N+型发射区。
[0007]上述单一负信号触发的双向晶闸管芯片的制造方法，包括以下步骤:生长氧化层；光刻对通隔离环;离子注入铝;对通隔离环扩散;双面P型短基区镓扩散;光刻双面N+型发射区和N+型门极区；双面N+型发射区和N+型门极区磷扩散;光刻隔离钝化槽及腐蚀;玻璃钝化;光刻引线;双面电极化;真空合金，芯片测试，分选，划片分离。
[0008]上述制造方法中，同时光刻出双面N+发射区窗口和N+门极区窗口，磷扩散，同时形成双面N+发射区和N+门极区。
[0009]上述制造方法中，N+型门极区磷扩散的结深为10?25μπι。
[0010]与现有技术相比，本实用新型的优点是:本实用新型的晶闸管芯片结构合理可靠，门极电极仅由N+型杂质构成，并设于隔离钝化槽外侧的P型对通隔离环上，主端子T2在芯片的正面，主端子Tl在芯片的背面，使芯片只存在第二、三象限触发，避免了由于信号干扰导致的误触发现象，从而简化了应用电路设计的难度，降低了应用端的成本;背面氧化膜沿背面P型短基区的背面边缘覆盖，提高了芯片触发电流的一致性。在制造该芯片时，由于双面N+型发射区和N+型门极区同时光刻、扩散形成，减少了工艺流程，降低了生产成本。
【附图说明】
[0011]下面结合附图和【具体实施方式】对本实用新型作进一步详细描述。
[0012]图1是【背景技术】中晶闸管芯片的纵向剖视结构示意图；
[0013]图2是本实用新型的纵向剖视结构示意图；
[0014]图3是本实用新型的俯视结构不意图；
[0015]图4是本实用新型的仰视结构不意图。
[0016]其中，1、门极电极，2、主端子Τ2，3、隔离钝化槽，31、玻璃钝化膜，4、主端子TI，5、正面P型短基区，6、Ν-型长基区，7、背面P型短基区，8、Ρ型对通隔离环，9、正面N+型发射区，10、背面N+型发射区，11、N+型门极区，12、正面氧化膜，13、背面氧化膜。
[0017]【具体实施方式】:
[0018]如图2至图4所示，单一负信号触发的双向晶闸管芯片，包括N-型长基区6，Ν_型长基区6的正面设有正面P型短基区5，背面设有背面P型短基区7，正面P型短基区5的四周、N-型长基区6的上部设有环形隔离钝化槽3，隔离钝化槽3的内表面设有玻璃钝化膜31，Ν-型长基区6的四周设有与背面P型短基区7连通的P型对通隔离环8，Ρ型对通隔离环8的正面设有正面氧化膜12和门极电极I，门极电极I与P型对通隔离环8之间设有N+型门极区11，正面P型短基区5的正面设有正面氧化膜12和主端子Τ2 2，主端子Τ2 2与正面P型短基区5之间设有带短路孔的正面N+型发射区9，背面P型短基区7的背面沿边缘设有背面氧化膜13，背面氧化膜13的内侧设有主端子Tl 4，主端子Tl 4与背面P型短基区7之间设有带短路孔的背面N+型发射区10。
[0019]本实用新型的晶闸管芯片，门极电极I仅由N+型杂质构成，并设于隔离钝化槽3外侧的P型对通隔离环8上，主端子Τ2 2在芯片的正面，主端子Tl 4在芯片的背面，使芯片只存在第二、三象限触发，避免了由于信号干扰导致的误触发现象，从而简化了应用电路设计的难度，降低了应用端的成本;背面氧化膜13沿背面P型短基区7的背面边缘覆盖，提高了芯片触发电流的一致性。
[0020]本实用新型晶闸管芯片的制造方法，包括以下步骤:
[0021](I)生长氧化层:取厚度为205?215μπι，电阻率为31?43 Ω.cm的硅片，抛光、清洗、甩干后在1160?1200°C的温度下氧化3~5h，氧化膜的厚度控制在9000?13000A;
[0022](2)光刻对通隔离环:在硅片两面分别涂覆光刻胶，曝光，显影，坚膜，利用BOE腐蚀液将显影后裸露出来的对通隔离环窗口的氧化膜腐蚀掉，去残胶，清洗，甩干；
[0023](3)离子注入铝:离子注入机将铝离子通过高压加速后，注入硅片表面，注入剂量为1E15?1E15;
[0024](4)对通隔离环扩散:扩散温度1200?1280°C，扩散时间20?60h，通入氮气与氧气的混合气体，氮气流量为2?6L/min，氧气流量为0.2-0.6L/min，升温速度为3~5 °C /min，降温速率为I?3°C/min;
[0025](5)双面P型短基区镓扩散:在硅片的两面先用氧化镓作为杂质扩散源，预扩温度为1050?1200°C，预扩时间为60?120min，镓再扩温度为1200?1270°C，时间为8?15h，R□为200±50Ω/□，扩散结深为25?35μπι;再用离子注入机注入硼，注入剂量为1E14?1E15，然后进行高温扩散，扩散温度为1200?1280°C，扩散时间为10?20h，硼R□为20?60 Ω/□，硼扩散结深为10?30μηι;
[0026](6)光刻双面N+型发射区和N+型门极区:在硅片两面分别涂覆光刻胶，曝光，显影，坚膜，利用BOE腐蚀液将显影后裸露出来的N+型发射区窗口和N+型门极区窗口的氧化膜腐蚀掉，去残胶，清洗，甩干；
[0027](7)双面N+型发射区和N+型门极区磷扩散:利用三氯氧磷液态源扩散，预扩温度为1050-11500C，预扩时间为60?90min，源温为15?20°C，磷再扩温度为1150?1200°C，时间为4?5h，R □为0.3?1.00 Ω / 口，N+型发射区磷扩散的结深为1?25μπι，N+型门极区磷扩散的结深为 10?25μηι;
[0028](8)光刻隔离钝化槽及腐蚀:在硅片两面分别涂覆光刻胶，曝光，显影，坚膜，利用BOE腐蚀液将显影后裸露出来的隔离钝化槽窗口的氧化膜腐蚀掉，去残胶，清洗，甩干，再利用硅腐蚀液腐蚀出深度为50?80μηι的隔离钝化槽；
[0029 ] (9 )玻璃钝化:在腐蚀出的隔离钝化槽内填充玻璃粉，烧结出玻璃钝化膜；
[0030](10)光刻引线:刻出需要进行金属化的部分，并将这些部分的氧化膜腐蚀掉，去残胶，清洗，用干；
[0031](11)双面电极化:在硅片的正面蒸发铝，铝的蒸发厚度为5?7μπι，反刻后形成门极电极和主端子Τ2;在硅片的背面蒸发钛-镍-银，钛的蒸发厚度为1200?1600埃，镍的蒸发厚度为4500?5500埃，银的蒸发厚度为1.0?1.5μπι，反刻后形成主端子Tl;
[0032](12)真空合金，芯片测试、分选，划片分离。
[0033]在上述制造方法中，由于双面N+型发射区和N+型门极区同时光刻、扩散形成，减少了工艺流程，降低了生产成本。
【主权项】
1.单一负信号触发的双向晶闸管芯片，包括N-型长基区，所述N-型长基区的正面设有正面P型短基区，背面设有背面P型短基区，所述正面P型短基区的四周、N-型长基区的上部设有环形隔离钝化槽，所述隔离钝化槽的内表面设有玻璃钝化膜，所述N-型长基区的四周设有与背面P型短基区连通的P型对通隔离环，其特征在于:所述P型对通隔离环的正面设有正面氧化膜和门极电极，所述门极电极与P型对通隔离环之间设有N+型门极区，所述正面P型短基区的正面设有正面氧化膜和主端子T2，所述主端子T2与正面P型短基区之间设有带短路孔的正面N+型发射区，所述背面P型短基区的背面沿边缘设有背面氧化膜，所述背面氧化膜的内侧设有主端子Tl，所述主端子Tl与背面P型短基区之间设有带短路孔的背面N+型发射区。
【文档编号】H01L21/28GK205428935SQ201620192790
【公开日】2016年8月3日
【申请日】2016年3月14日
【发明人】周健, 朱法扬, 王成森, 俞荣荣
【申请人】江苏捷捷微电子股份有限公司