垂直导电集成电子器件的制作方法

文档序号:10805031
垂直导电集成电子器件的制作方法
【专利摘要】本实用新型涉及垂直导电集成电子器件。一种垂直导电集成电子器件,包括:半导体本体(12);沟槽(22),其延伸穿过半导体本体的部分并且定界半导体本体的一部分(24),其形成具有第一导电类型的第一导电区(16)和被布置在第一导电区上面的具有第二导电类型的体区(40);导电材料的栅极区(30),其在沟槽内延伸;介电材料的绝缘区(39a),其在沟槽内延伸并且被布置在栅极区与体区之间;和第二导电区(20),其覆盖体区。第二导电区由导体形成。
【专利说明】
垂直导电集成电子器件
技术领域
[0001]本实用新型涉及被保护抵抗所谓的“闩锁”现象的垂直导电集成电子器件;此外,本实用新型涉及相应的制造工艺。
【背景技术】
[0002]如已知的,能够传导高电流并承受高电压的诸如例如MOSFET或绝缘栅双极型晶体管(IGBT)等的电子器件如今是可得到的。然而,这些器件可能会经受所谓的闩锁现象。
[0003]例如,如参照IGBTI在图1中示出的,该晶体管具有寄生电路,其包括分别是PNP型和NPN型的第一寄生晶体管2和第二寄生晶体管3。另外,第一寄生晶体管2的集电极被连接至第二寄生晶体管3的基极,第二寄生晶体管3的集电极被连接至第一寄生晶体管2的基极,而第一、第二寄生晶体管2、3的发射极被分别连接至IGBT I的漏极端子和源极端子。这就是说,在闩锁的条件下,第一、第二寄生晶体管2、3形成闭合路径,在其中流动的是自持的电流,而与控制IGBT I的电压的值无关。同样,在功率MOSFET(未示出)的情况中,在闩锁的条件下,也在栅极端子被设定处于零电压时的情况中发现了电流在相应的体区内、并因此在源极与漏极之间流动,这在实践中势必造成关断MOSFET的不可能性。
【实用新型内容】
[0004]本实用新型的目的是提供至少部分解决已知技术的缺点的集成电子器件。
[0005]根据本实用新型,提供了一种垂直导电集成电子器件,包括:
[0006]-半导体本体;
[0007]-沟槽,其延伸穿过所述半导体本体的部分并且定界所述半导体本体的一部分,半导体本体的所述一部分形成具有第一导电类型的第一导电区和被布置在所述第一导电区上面的具有第二导电类型的体区;
[0008]-导电材料的栅极区,其在所述沟槽内延伸;
[0009]-介电材料的绝缘区,其在所述沟槽内延伸并且被布置在所述栅极区与所述体区之间;和
[0010]-第二导电区,被布置在所述体区上面;
[0011 ]并且其中所述第二导电区由导体制成。
[0012]根据一个实施例,所述绝缘区由接触所述体区的侧表面定界;所述器件进一步包括:介电材料的间隔体,其涂覆所述侧表面的顶部部分并且接触所述体区的周缘部分,所述间隔体进一步包围所述第二导电区的被布置成与所述体区的中央部分接触的一部分。
[0013]根据一个实施例,所述体区由正表面定界,所述器件进一步包括:具有所述第二导电类型的富集区,其从所述正表面开始在所述体区内延伸并且相对于所述间隔体在侧向上交错,所述富集区具有高于所述体区的掺杂水平的掺杂水平。
[0014]根据一个实施例,所述栅极区和所述第二导电区至少部分地在侧向上重叠。
[0015]根据一个实施例,所述器件形成M0SFET;并且其中所述半导体本体包括:
[0016]-具有所述第一导电类型的底部半导体区;和
[0017]-具有所述第二导电类型的顶部半导体区,其被布置成与所述底部半导体区和所述第二导电区接触;
[0018]并且其中所述沟槽延伸穿过所述顶部半导体区和所述底部半导体区的部分。
[0019]根据一个实施例,所述半导体本体包括:
[0020]-具有所述第二导电类型的衬底;
[0021]-具有所述第一导电类型的底部半导体区,其被布置成与所述衬底接触;和
[0022]-具有所述第二导电类型的顶部半导体区,其被布置成与所述底部半导体区和所述第二导电区接触;
[0023]并且其中所述沟槽延伸穿过所述顶部半导体区和所述底部半导体区的部分。
[0024]本实用新型的实施例所提供的垂直导电集成电子器件能够避免所谓的闩锁现象。
【附图说明】
[0025]为了更好地理解本实用新型,现在纯粹通过非限制性示例的方式参照附图来描述其优选实施例,其中:
[0026]-图1示出IGBT和相应的寄生晶体管的电路图;
[0027]-图2、图21、图23和图24是本电子器件的实施例的示意性截面图(未按比例绘制);
[0028]-图3至图18是图2中示出的实施例的在制造工艺的连续步骤期间的示意性截面图(未按比例绘制);
[0029]-图19至图20是图21中示出的实施例的在制造工艺的连续步骤期间的示意性截面图(未按比例绘制);
[0030]-图22是图23中示出的实施例的在制造工艺的步骤期间的示意性截面图(未按比例绘制)。
【具体实施方式】
[0031 ]图2示出具有垂直电流流动的作为沟槽MOSFET的晶体管10。
[0032]详细地,晶体管1包括由例如硅制成的半导体本体12,并且包括N++型的衬底14,在其上延伸的是N型的外延层16。此外,半导体本体12包括P型的区域18,这将在下文中被称作顶部半导体区18。顶部半导体区18在其与之直接接触的外延层16上延伸。
[0033]存在于顶部半导体区18上且与后者直接接触的是诸如例如金属材料等的导电材料的源极区20。
[0034]如先前所提到的,晶体管10包括沟槽22,其在俯视图中具有环形形状。特别地,沟槽22延伸穿过源极区20的底部部分、以及穿过顶部半导体区18和外延层16的顶部部分。结果,沟槽22未在衬底14内延伸;此外,沟槽22包围有源区24。
[0035]存在于沟槽22内的是栅极区30,其在俯视图中因此具有环形形状。栅极区30由诸如例如多晶硅等的导电材料制成。
[0036]此外存在于沟槽22内的是绝缘区32,其由介电材料制成并且包围栅极区30。特别地,绝缘区3 2包括覆盖栅极区30且由例如沉积的氧化硅(TEOS)制成的第一绝缘子区36和在侧面和下方包围栅极区30且由例如氧化硅制成的第二绝缘子区38。
[0037]详细地,顶部半导体区18形成被布置在有源区24中(并因此由沟槽22包围)的体区40和被布置在沟槽22的外侧的周缘半导体区19。体区40和周缘半导体区19因此由于沟槽22的介入而相互分开。此外,在体区40下方延伸的是外延层16的一部分。
[0038]更详细地,半导体本体12分别在顶部和底部处通过分别由顶部半导体区18和衬底14形成的顶表面SjP底表面Sb被定界。
[0039]又更详细地,图2示出第二绝缘子区38的第一顶部部分39a,其相对于栅极区30在侧向上布置、接触体区40并且大致上被垂直于顶表面Sa定向。第一顶部部分39a涂覆沟槽22的内侧壁并且通过分别接触i)体区40和源极区20与ii)栅极区30的第一侧表面ScdP第二侧表面Sc2在侧向上被定界。此外,图2还示出第二绝缘子区38的第二顶部部分39b,其在一段距离处包围第二绝缘子区38的上述第一顶部部分39a并且通过分别接触i)周缘半导体区19和源极区20与ii)栅极区30的第三侧表面Sc3和第四侧表面Sc4在侧向上被定界。在实践中,第二、第四侧表面Sc2、Sc4面对栅极区30,而第一、第三侧表面Scl、Sc3分别面对体区40和周缘半导体区19。
[0040]这就是说,假定垂直于上述表面SjPSb定向并且从底表面Sb朝向顶表面Sa指向的参考系统,顶表面33延伸至比栅极区30的与第二侧表面Sc2接触地布置的一部分的高度低的高度。换言之,如果我们用h30表示栅极区30的与第二侧表面Sd接触的一部分的最大高度,则体区40并且特别是体区40的与第一侧表面Scl接触的一部分延伸直到低于高度h30的相应的最大高度。等同地,源极区20的接触体区40和第一侧表面Scl的一部分在底部延伸直到低于高度h30的高度。在这方面,图2纯粹通过示例的方式示出其中栅极区30具有非均一的高度的实施例。特别地,栅极区30的高度从最靠近顶部半导体区18的周缘部分开始朝向栅极区30的中央部分减小。换言之,在截面图中栅极区30展现出尖角状轮廓,其中尖角面向下,该尖角在俯视图中被布置在栅极区30的近似中间处。然而,可能的是其中栅极区30具有例如在平行于顶表面Sa的方向上大体均一的最大高度的实施例。
[0041]在实践中,在栅极区30与源极区20之间创建有侧向重叠。在使用中,外延层16形成晶体管10的漏极,而第二绝缘子区38的第一顶部部分39a起栅极氧化物的作用。结果,当栅极区30被偏置处于高于晶体管10的阈值电压的电压时,在体区40的被布置成与第一侧表面
触的一部分中,形成晶体管10的(垂直)导电沟道。栅极区30与源极区20之间的侧向重叠保证了源极被电耦合至沟道。
[0042]为了实用的目的,因为源极区20由导电材料制成,所以在晶体管10中不存在NPN型的寄生晶体管,并且结果不可能发生闩锁。
[0043]晶体管10可以利用在下文中所描述的制造工艺来获得。
[0044]最初,如图3中所示,提供半导体本体12,其包括衬底14、外延层16和用以形成顶部半导体区18的区域18’,这将在下文中被称作初步顶部半导体区18’。形成在初步顶部半导体区18 ’上的是介电材料(例如,氧化硅或TEOS)的层44,这将在下文中被称作临时层44。例如,临时层44通过热氧化或通过化学沉积而形成。
[0045]接下来,如图4中所示,执行光刻工艺和随后的各向异性蚀刻以便选择性地去除临时层44的一部分,用于形成临时层44中的环形形状的窗口 46。
[0046]接下来,如图5中所示,在随后的蚀刻中使用窗口46,使得能够实现初步顶部半导体区18’的一部分和下面的外延层16的一部分的选择性去除,以形成沟槽22。该操作势必造成在初步顶部半导体区18’内的用以形成体区40的区域40’与用以形成周缘半导体区19的区域19’的分开,区域40’和区域19’将在下文中被分别称作初步体区40’和初步周缘半导体区 19,。
[0047]接下来,如图6中所示,将临时层44的剩余部分去除。
[0048]接下来,如图7中所示,以本身已知的方式形成的是介电材料的层50,这将在下文中被称作薄介电层50。例如,薄介电层50由氧化硅制成并且通过热氧化获得,要不然由TEOS氧化物制成、通过沉积形成。此外,薄介电层50具有例如至50nm的厚度。
[0049]更详细地,薄介电层50在初步顶部半导体区18’上以及在沟槽22内延伸,用于涂覆后者的底部和侧壁。
[0050]接下来,如图8中所示,形成在薄介电层50上的是进一步的介电层52,这将在下文中被称作厚介电层52。
[0051 ]厚介电层52例如由氮化硅(Si3N4)制成并且具有例如被包括在70nm与10nm之间的厚度。薄介电层50的存在使得能够实现在制造工艺的随后步骤期间在半导体本体12中引起的机械应力的减小。
[0052]接下来,如图9所示,执行(例如,通过各向异性化学蚀刻)薄介电层50的和厚介电层52的被布置在初步体区40’和初步周缘半导体区19’上的因此在沟槽22外侧的一部分以及薄介电层50的和厚介电层52的涂覆沟槽22的底部的一部分的选择性去除。在这方面,在下文中被分别称作沟槽22的第一侧壁Pi和第二侧壁P2的是沟槽22的内侧壁和外侧壁,以及沟槽22的底壁P3。在先前描述的操作之后,沟槽22的底壁P3被露出,而沟槽22的第一、第二侧壁P1、P2分别被由薄介电层50的残留部分形成的第一涂层56和第二涂层58涂覆;进而,第一、第二涂层56、58分别被由厚介电层52的残留部分形成的第一间隔体60和第二间隔体62涂覆。
[0053]接下来,如图10所示,执行热氧化的工艺,这势必造成半导体材料的没有被第一间隔体60或者被第二间隔体62涂覆的露出部分的氧化。该操作势必造成在初步体区40’上的相应介电区的形成,这将在下文中被称作中央介电区66。此外,该操作势必造成在周缘半导体区19上的相应介电区68的形成,这将在下文中被称作周缘介电区68;例如,中央介电区66和周缘介电区68具有被包括在0.2μπι与0.3μπι之间的厚度。另外,该氧化操作势必造成由中央介电区66和周缘介电区68产生的朝向沟槽22延伸的相应突起的形成,以及势必造成第一、第二间隔体60、62的顶部部分和底部部分的在沟槽22的方向上的弯曲。特别地,中央介电区66的和周缘介电区68的突起朝向沟槽22的相对于初步体区40 ’的内侧突出。此外,所述氧化操作势必造成在沟槽22的底部上的进一步的介电区70的形成,这将在下文中被称作底部介电区70。
[0054]再一次参照图10,在这里中央介电区66、周缘介电区68、底部介电区70和第一、第二涂层56、58为了清楚的原因被以不同的方式示出,即使它们可以由相同材料制成并因此可以形成例如由氧化物制成的单一个介电区。
[0055]接下来,如图11中所示,进行各向同性蚀刻以去除第一、第二间隔体60、62。
[0056]接着,如图12中所示,进行进一步的蚀刻(例如,在液体或喷雾环境中的各向同性化学蚀刻)以去除可能先前已经经受污染的第一、第二涂层56、58。尽管未示出,该操作也势必造成中央介电区66的、周缘介电区68的和底部介电区70的厚度的少量减小。
[0057]接下来,如图13中所示,执行新的氧化工艺。以该方式,分别在沟槽22的第一、第二侧壁Ρι、Ρ2上形成第一氧化物层72和第二氧化物层74,这将在下文中被称作第一、第二氧化物层72、74。第一、第二氧化物层72、74接触用于形成第二绝缘子区38的底部介电区70。
[0058]更详细地,尽管未示出,但参照图13描述的氧化工艺也势必造成中央介电区66的、周缘介电区68的和底部介电区70的厚度上的少量增加。此外,即使在图13中第一、第二氧化物层72、74被示出为相对于中央介电区66和周缘介电区68不同,但它们可以由与制成后者所用的材料相同的材料制成。
[0059]再一次参见图13,该图示出了如何由于第一、第二间隔体60、62的在先的使用而可能用具有比第一、第二氧化物层72、74的厚度大的厚度的绝缘区(在恰当的情况中,是底部介电区70)涂覆沟槽22的底壁P3。以该方式,栅极区30的朝向漏极区的绝缘被改进,而这不会势必造成晶体管1的阈值电压的增加。
[0060]接下来,如图14中所示,形成例如由多晶硅制成的导电区78。例如,导电区78可以通过层的连续沉积而形成。
[0061 ] 详细地,导电区78覆盖中央介电区66和周缘介电区68。另外,导电区78完全填充沟槽22。在这方面,不失一般性,沟槽22具有例如是各自的宽度的两倍的深度。
[0062]接下来,如图15中所示,进行各向异性蚀刻,以便降低导电区78的厚度使得导电区78的残留部分形成栅极区30。换言之,在该蚀刻之后,导电区78的仅一部分留下,该部分从底部开始直到低于半导体本体12的最大高度的高度而占据沟槽22。例如,导电区78的残留部分具有低于半导体本体12的最大高度的0.4μηι的最大高度。
[0063]更详细地,并且不失一般性,导电区78的蚀刻可以通过同质的“回蚀刻”执行,在该情况中栅极区30呈现上述尖角形状。
[0064]接下来,如图16中所示,沉积用于形成被布置在中央介电区66和周缘介电区68上面的顶部介电区80的介电材料(例如,氧化硅)。此外,顶部介电区80在沟槽22的顶部部分内延伸直到它接触栅极区30。
[0065]接下来,如图17中所示,进行新的各向异性蚀刻以便去除顶部介电区80、中央介电区66和周缘介电区68的顶部部分,用于使初步体区40’和初步周缘半导体区19’露出。另外,该蚀刻势必造成顶部介电区80的被布置在沟槽22的内侧的一部分的去除。以该方式,顶部介电区80的残留部分形成第一绝缘子区36,其最大高度例如低于初步顶部半导体区18’的最大高度0.2μηι。
[0066]接下来,如图18中所示,进行新的蚀刻(例如,在湿润、液体或喷雾环境中的硅的化学蚀刻)以便降低初步体区40’的和初步周缘半导体区19’的厚度。初步体区40’的和初步周缘半导体区19’的残留部分分别形成体区40和周缘半导体区19。
[0067]接下来,以未示出的方式,例如通过金属材料的沉积形成源极区20。
[0068]根据先前所描述的制造工艺的变型,在参照图18所描述的操作的执行之后,可以执行图19中示出的操作。
[0069]详细地,例如通过沉积形成在体区40、周缘半导体区19和第一绝缘子区36上的是氮化硅的进一步的层84,其将在下文中被称作附加层84。
[0070]接下来,如图20中所示,附加层84的在第一绝缘子区36上以及在体区40的中央部分上延伸的部分被例如用各向异性蚀刻选择性地去除。附加层84的残留部分形成第三间隔体86和第四间隔体88。第三间隔体86涂覆第二绝缘子区38的第一顶部部分39a的第一侧表面Scl的顶部部分,直到它接触体区40的周缘部分。体区40的中央部分而是与源极区20的由第三间隔体86包围的一部分接触。第四间隔体88而是涂覆第二绝缘子区38的第二顶部部分39b的第三侧表面Sc3的顶部部分,直到它接触周缘半导体区19。
[0071]在执行图20中所代表的操作的情况中,晶体管10呈现图21中示出的形状。此外,第三、第四间隔体86、88的存在使得能够实现源极区20与栅极区30之间的电绝缘的改进。
[0072]可选地,在图20中所代表的操作之后,并且在源极区20的形成之前,可以执行在体区40的露出部分内、即在体区40的未被第三间隔体86覆盖的一部分内的尚子注入。以该方式,如图22中所示,形成了P+型的富集区90,其从顶表面Sa开始在体区40内延伸,而不接触下面的外延层16。富集区90相对于第三间隔体86在侧向上交错。
[0073]在执行图22中所代表的操作的情况中,晶体管10呈现图23中示出的形状。富集区90的存在使得能够实现通过体区40和下面的外延层16的一部分形成的二极管的电行为的改进,而不会影响晶体管10的沟道。
[0074]进一步可能的是与先前所描述的相应的实施例相同的实施例,但是其中衬底是P+型的,代替N+型。在该情况中,由100指定的晶体管是IGBT型的并且外延层16起所谓的“漂移层”的作用。图24中示出了这样的实施例的示例,其中衬底由99指示。在这方面,衬底99起晶体管100的集电极的作用。尽管未示出,但进一步可能的是其中衬底是P+型的并且其包括第三、第四间隔体86、88以及可能包括富集区90的实施例。
[0075]所描述的电子器件呈现出多个优点。特别地,由于源极区20由导电材料制成的事实,防止形成NPN型的寄生晶体管,并因此同样地防止其闩锁。特别地,在MOSFET的情况中,仅有通过体区40和下面的外延层16的一部分形成的一个二极管。而,在IGBT的情况中,仅存在寄生PNP晶体管,这任何情况中都不会造成闩锁,因为它具有低于一的hf(3参数。
[0076]最后,清楚的是可以对这里所描述和图示出的电子器件和制造工艺做出修改和变化,而不会由此脱离如随附权利要求中所限定的本实用新型的范围。
[0077]例如,掺杂的类型可以相对于已描述的进行互换。
[0078]至于沟槽22,它可以在俯视图中具有诸如例如圆形或椭圆形形状等的任意形状。
[0079]制造工艺的一些步骤可以以相对于已描述的不同的顺序执行。另外,晶体管的一个或多个区域可以以与已描述的不同的方式形成。
【主权项】
1.一种垂直导电集成电子器件,其特征在于,包括: -半导体本体(12); -沟槽(22),其延伸穿过所述半导体本体的部分并且定界所述半导体本体的一部分(24),半导体本体的所述一部分形成具有第一导电类型的第一导电区和被布置在所述第一导电区上面的具有第二导电类型的体区(40); -导电材料的栅极区(30),其在所述沟槽内延伸; -介电材料的绝缘区(39a),其在所述沟槽内延伸并且被布置在所述栅极区与所述体区之间;和 -第二导电区(20),被布置在所述体区上面; 并且其中所述第二导电区由导体制成。2.根据权利要求1所述的器件,其特征在于,所述绝缘区(39a)由接触所述体区(40)的侧表面(Sn)定界;所述器件进一步包括:介电材料的间隔体(86),其涂覆所述侧表面的顶部部分并且接触所述体区的周缘部分,所述间隔体进一步包围所述第二导电区(20)的被布置成与所述体区的中央部分接触的一部分。3.根据权利要求2所述的器件,其特征在于,所述体区(40)由正表面(Sa)定界,所述器件进一步包括:具有所述第二导电类型的富集区(90),其从所述正表面开始在所述体区内延伸并且相对于所述间隔体(86)在侧向上交错,所述富集区具有高于所述体区的掺杂水平的惨杂水平。4.根据权利要求1所述的器件,其特征在于,所述栅极区(30)和所述第二导电区(20)至少部分地在侧向上重叠。5.根据权利要求1-4中的任一项所述的器件,其特征在于,所述器件形成MOSFET;并且其中所述半导体本体(12)包括: -具有所述第一导电类型的底部半导体区;和 -具有所述第二导电类型的顶部半导体区(18),其被布置成与所述底部半导体区和所述第二导电区(20)接触; 并且其中所述沟槽(22)延伸穿过所述顶部半导体区和所述底部半导体区的部分。6.根据权利要求1至4中的任一项所述的器件,其特征在于,所述半导体本体(12)包括: -具有所述第二导电类型的衬底(99); -具有所述第一导电类型的底部半导体区,其被布置成与所述衬底接触;和 -具有所述第二导电类型的顶部半导体区(18),其被布置成与所述底部半导体区和所述第二导电区(20)接触; 并且其中所述沟槽(22)延伸穿过所述顶部半导体区和所述底部半导体区的部分。
【文档编号】H01L21/336GK205488136SQ201620144198
【公开日】2016年8月17日
【申请日】2016年2月25日
【发明人】D·G·帕蒂, A·G·格里马尔迪
【申请人】意法半导体股份有限公司
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