非易失性集成电路存储器单元和电阻性随机存取存储结构的制作方法
【专利摘要】本公开涉及非易失性集成电路存储器单元和电阻性随机存取存储结构。非易失性集成电路存储器单元，包括：支撑衬底；电阻性随机存取存储器结构，包括：第一电极，包括：在支撑衬底上的硅化物化的半导体鳍；以及覆盖硅化物化的半导体鳍的第一金属内衬层；电介质材料层，具有可配置的电阻性质并且覆盖第一金属内衬层的至少一部分；以及第二电极，包括：覆盖电介质材料层的第二金属内衬层；以及与第二金属内衬层相接触的金属填充物；晶体管，具有连接至第一电极和第二电极之一的第一源漏端子；源极线，连接至晶体管的第二源漏端子；字线，连接至晶体管的栅极端子；以及位线，连接至第一电极和第二电极中的另一个。
【专利说明】
非易失性集成电路存储器单元和电阻性随机存取存储结构
技术领域
[0001]本实用新型涉及集成电路，并且具体地涉及电阻性随机存取存储器(RRAM)类型的半导体非易失性存储器。
【背景技术】
[0002]关于非易失性集成电路存储器器件，电阻性随机存取存储器(RRAM)是一种新兴技术。RRAM器件是使用电阻值(而不是电荷)存储数据位的存储器结构。每个RRAM单元包括电阻性材料层，可以改变该电阻性材料层的电阻值以表示对逻辑“O”数据位或逻辑“I”数据位的存储。该电阻性材料(通常形式为电介质层)可以被制成为通过由跨电介质层施加第一编程电压而形成的细丝或导电路径来进行导电。在导电状态下，单元被编程为用于存储逻辑“O”数据值或逻辑“I”数据值之一。可以通过跨电介质层施加第二编程电压来复位细丝或导电路径，导致电介质层不导电。在不导电状态下，单元被编程为用于存储逻辑“O”数据值或逻辑“I”数据值中的另一个。
[0003]本领域中需要提供一种适用于高密度应用的RRAM单元结构。
【实用新型内容】
[0004]在实施例中，提供一种非易失性集成电路存储器单元，包括:支撑衬底；电阻性随机存取存储器结构，电阻性随机存取存储器结构包括:第一电极，第一电极包括:在支撑衬底上的硅化物化的半导体鳍；以及覆盖硅化物化的半导体鳍的第一金属内衬层；电介质材料层，电介质材料层具有可配置的电阻性质并且覆盖第一金属内衬层的至少一部分；以及第二电极，第二电极包括:覆盖电介质材料层的第二金属内衬层；以及与第二金属内衬层相接触的金属填充物；晶体管，晶体管具有连接至第一电极和第二电极之一的第一源漏端子;源极线，源极线连接至晶体管的第二源漏端子;字线，字线连接至晶体管的栅极端子；以及位线，位线连接至第一电极和第二电极中的另一个。
[0005]可选地，支撑衬底是绝缘体上硅(SOI)类型的。
[0006]可选地，SOI类型衬底具有半导体层，并且其中，硅化物化的半导体鳍是从半导体层形成的。
[0007]可选地，支撑衬底是体衬底类型的。
[0008]可选地，硅化物化的半导体鳍是从体衬底的一部分形成的。
[0009]可选地，非易失性集成电路存储器单元进一步包括在硅化物化的半导体鳍的上部部分上的第一金属内衬层的每一侧上的多个侧壁间隔物。
[0010]可选地，非易失性集成电路存储器单元进一步包括:预金属化电介质层；第一接触，第一接触延伸穿过预金属化电介质层以电连接至金属填充物；以及第二接触，第二接触延伸穿过预金属化电介质层以电连接至在硅化物化的半导体鳍的顶表面处的第一金属内衬层。
[0011]可选地，电阻性随机存取存储器结构进一步包括:在支撑衬底上的附加的硅化物化的半导体鳍，第一金属内衬层进一步覆盖附加的硅化物化的半导体鳍；电介质材料层进一步覆盖第一金属内衬层在附加的硅化物化的半导体鳍处的至少一部分;第二金属内衬层覆盖在附加的硅化物化的半导体鳍处的电介质材料层；以及金属填充物与位于硅化物化的半导体鳍与附加的硅化物化的半导体鳍之间的第二金属内衬层相接触。
[0012]可选地，电介质材料层是由氧化铪制成的。
[0013]可选地，硅化物化的半导体鳍包括完全硅化物化的半导体结构。
[0014]根据本公开的一些实施例，提供一种电阻性随机存取存储器(RRAM)结构，包括:支撑衬底;第一电极，第一电极包括:在支撑衬底上的硅化物化的半导体鳍；以及覆盖硅化物化的半导体鳍的第一金属内衬层；电介质材料层，电介质材料层具有可配置的电阻性质并且覆盖第一金属内衬的至少一部分；以及第二电极，第二电极包括:覆盖电介质材料层的第二金属内衬层；以及与第二金属内衬层相接触的金属填充物。
[0015]可选地，支撑衬底是绝缘体上硅(SOI)类型的。
[0016]可选地，SOI类型衬底具有半导体层，并且其中，硅化物化的半导体鳍是从半导体层形成的。
[0017]可选地，支撑衬底是体衬底类型的。
[0018]可选地，硅化物化的半导体鳍是从体衬底的一部分形成的。
[0019]可选地，电阻性随机存取存储器结构进一步包括:在支撑衬底上的附加的硅化物化的半导体鳍，第一金属内衬层进一步覆盖附加的硅化物化的半导体鳍；电介质材料层进一步覆盖第一金属内衬层在附加的硅化物化的半导体鳍处的至少一部分;第二金属内衬层覆盖在附加的硅化物化的半导体鳍处的电介质材料层；以及金属填充物与位于硅化物化的半导体鳍与附加的硅化物化的半导体鳍之间的第二金属内衬层相接触。
[0020]可选地，电介质材料层是由氧化給制成的。
[0021 ]可选地，硅化物化的半导体鳍包括完全硅化物化的半导体结构。
【附图说明】
[0022]为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中:
[0023]图1至图11展示了形成用于非易失性存储器单元中的电阻性随机存取存储器(RRAM)结构的工艺步骤；
[0024]图12是结合有RRAM结构的非易失性存储器单元的示意图；以及
[0025]图13至图23展示了形成用于非易失性存储器单元中的RRAM结构的工艺步骤。
【具体实施方式】
[0026]现在参照图1至图11，图1至图11展示了形成用于非易失性存储器单元中的电阻性随机存取存储器(RRAM)结构的工艺步骤。将理解的是，附图不一定示出按比例绘制的特征。
[0027]图1示出了绝缘体上硅(SOI)半导体衬底10，该绝缘体上硅半导体衬底包括堆叠的半导体衬底12、绝缘层14和半导体层16。半导体层16根据应用可以是掺杂的，或者替代性地可以是未掺杂的(在这种情况下，SOI衬底10是“完全耗尽”型的)。例如，半导体层16可以具有35nm-50nm的厚度。绝缘层14在本领域中通常被称为掩埋氧化物(BOX)层。
[0028]然后，在半导体层16上沉积包括二氧化硅(S12)层32和氮化硅(SiN)层34的硬掩模30。例如，可以使用化学气相沉积(CVD)工艺以例如大约3nm-10nm的厚度来沉积二氧化硅层32。例如，可以使用化学气相沉积(CVD)工艺以例如大约20nm-40nm的厚度来沉积氮化硅层34。在图2中不出了结果。
[0029]然后，使用在本领域已知的光刻工艺来从半导体层16中限定多个鳍100。对硬掩模30进行图案化，以在这些鳍100的期望位置处留下掩模材料36。然后，执行蚀刻操作穿过该掩模以在每个鳍100的每一侧上开出多个孔102。在优选实施例中，限定这些鳍100的蚀刻延伸至到达绝缘层14的深度。这些鳍100可以具有6nm-12nm的宽度(w)和25nm-45nm的间距(P)(具有15nm-35nm的相邻鳍之间的间隔)。刻蚀工艺的结果示出在图3中。
[0030]在这些鳍100所位于的区域18之外，如在参考号20处所示出的，升高如针对浅沟槽隔离(STI)的绝缘物。例如，这可以通过在衬底上沉积可流动的氧化物、接着是图案化和去除在这些鳍100的区域18中的氧化物来实现。掩模材料36也被去除。在图4中示出了结果。[0031 ] 然后，如在图5中所示出的，沉积镍铂(NiPt)层110以覆盖这些鳍100。例如，层110可以具有3nm-10nm的厚度。然后，执行退火(例如，在400°C下，具备可选的在800°C的激光退火)。该退火至少将这些鳍100的硅材料的一部分转化为金属硅化物(例如，NiSix)，以便转化硅鳍材料以形成多个硅化物化的鳍112。层110的未被反应的部分在退火之后被去除。在实施例中，对鳍100的尺寸、层110的厚度、所使用的材料以及所执行的退火的特性进行选择，从而使得这些硅化物化的鳍112是完全硅化物化的结构(在这种情况下，鳍100的全部半导体材料都被转化为硅化物)。在图6中示出了结果。硅化物化的鳍112提供RRAM结构的一个电极。
[0032]使用化学气相沉积(CVD)工艺沉积金属材料(如例如，氮化钛TiN)的内衬层120以覆盖这些硅化物化的鳍112和绝缘层14。例如，层120可以具有5nm-10nm的厚度。使用原子层沉积(ALD)工艺沉积电介质材料(如例如，氧化铪Hf O2)层122以覆盖金属层120。执行图案化操作以提供对在区域18之外的层120和层122的去除。在图7中示出了结果，图7现在专注于区域18。层120辅助形成跨电介质层122的低阻态以便进行RRAM操作。
[0033]使用化学气相沉积(CVD)工艺沉积金属材料(如例如，氮化钛TiN)的内衬层124以覆盖层122。例如，层124可以具有5nm-10nm的厚度。然后，以金属材料(如例如，钨)来填充区域18以提供金属填充物126。执行化学机械抛光(CMP)操作以在与层124共面的水平上对填充物126的顶表面进行平坦化。在图8中示出了结果。层124辅助形成跨电介质层122的低阻态以便进行RRAM操作。金属填充物126提供RRAM结构的另一个电极。
[0034]然后，使用湿法蚀刻工艺来使金属填充物126的顶表面凹陷至这些硅化物化的鳍112的顶表面之下的水平。例如，此凹陷工艺的深度d可以是10nm-20nm。层124的位于凹陷的金属填充物126’的顶表面之上的部分也被去除(例如，使用湿法剥离工艺)。层122的位于凹陷的金属填充物126’的顶表面上方的部分也被去除(例如，使用湿法剥离工艺)。在图9中示出了结果。
[0035]然后，进行保形绝缘材料沉淀，其中，执行后续的定向刻蚀以在这些硅化物化的鳍112的每一侧上的层120的那些侧表面上限定多个侧壁间隔物130。在图10中示出了结果。
[0036]然后，执行多种常规的后段制程(BEOL)工艺，以便对预金属化电介质(PMD)层140进行沉积和平坦化并且形成金属接触150和152。在图11中示出了结果。然后，可以在PMD层140上方提供一个或多个金属化层，以便辅助进行对接触150和152的电路互连。
[0037]相应地，形成电阻性随机存取存储器结构200以包括第一金属板或电极(在硅化物化的鳍112上的层120)、电介质层122和第二金属板(层124和凹陷的填充物126’)。将要注意的是，结构200包括两个鳍112，但是这仅仅是作为举例，应理解，每个结构200都可以从对任何合适的数量的鳍112进行图案化和硅化物化来形成。结构200可以包括在非易失性存储器单元202，如在图12中示意性地示出的。单元202包括晶体管204，该晶体管具有通过接触152连接至结构200的第一金属板的第一源漏区以及连接至源极线SL的第二源漏区。晶体管204可以由衬底10支撑或者集成在其内，其中，在制造结构200之前或同时，使用多种众所周知的晶体管制造技术制造该晶体管。用于单元202的字线(WL)连接至晶体管204的栅极端子。用于单元202的位线(BL)通过接触150连接至结构200的第二金属板。可以使用(和/或耦接至)这些金属化层来提供源极线、字线和位线。
[0038]因为鳍的使用，所形成的结构支持高密度RRAM制造。
[0039]对存储器单元内的RRAM结构的操作如下:当字线被设为逻辑高时，晶体管204导通。源极线被预设为逻辑高。如果位线电压被设为>0.85V，在氧化铪电介质层中形成导电细线。电流上升，并且单元进入低阻态。然后，对源极线进行放电，并且电压降低。当位线电压被设为低于-1.25V(其为复位电压)并且字线被设为逻辑高时，导电细线溶解，并且单元返回到高阻态。
[0040]现在参照图13至图23，图13至图23展示了形成用于非易失性存储器单元中的RRAM结构的工艺步骤。将理解的是，附图不一定示出按比例绘制的特征。
[0041]图13示出了包括半导体层16’的体半导体衬底10’。半导体层16’可以根据应用是掺杂的，或替代性地可以是未掺杂的。例如，半导体层16’可以具有30nm-80nm的厚度。
[0042]然后，在半导体层16’上沉积包括二氧化硅(S12)层32和氮化硅(SiN)层34的硬掩模30。例如，可以使用化学气相沉积(CVD)工艺以例如大约3nm-10nm的厚度来沉积二氧化硅层32。例如，可以使用化学气相沉积(CVD)工艺以例如大约20nm-40nm的厚度来沉积氮化硅层34。在图14中不出了结果。
[0043]然后，使用在本领域已知的光刻工艺来从半导体层16’的上部部分中限定多个鳍100’。对硬掩模30进行图案化，以在这些鳍100’的期望位置处留下掩模材料36。然后，执行蚀刻操作穿过该掩模以在每个鳍100’的每一侧上开出多个孔102’。在优选实施例中，限定这些鳍100 ’的蚀刻从半导体层16 ’的顶表面延伸35]11]1-50111]1的深度。这些鳍100可以具有6nm-12nm的宽度(w)和25nm-45nm的间距(p)(具有15nm-35nm的相邻鳍之间的间隔)。刻蚀工艺的结果示出在图15中。
[0044]进行对可流动的氧化物材料的沉积，并且然后使用化学机械抛光(CMP)工艺对其进行平坦化。在这些鳍100’所位于的区域18中，使用干法蚀刻工艺使可流动的氧化物材料沉积凹陷，以便留下围绕这些鳍100’的底部部分114的绝缘层22。在区域18之外，如在参考号20处所示出的那样升高绝缘物。掩模材料36也被去除。在图16中示出了结果。
[0045]然后，如在图17中所示出的，沉积镍铂(NiPt)层110以覆盖这些鳍100’。例如，层110可以具有3nm-10nm的厚度。然后，执行退火(例如，在400°C下，具备可选的在800°C的激光退火)。该退火至少将这些鳍100 ’的上部部分113内的硅材料的一部分转化为金属硅化物(例如，Ni Six )，以便转化硅鳍材料以形成多个硅化物化的鳍112 ’。层110的未被反应的部分被去除。在实施例中，对鳍100’的尺寸、层110’的厚度、所使用的材料以及所执行的退火的特性进行选择，从而使得这些硅化物化的鳍112 ’是完全硅化物化的结构(在这种情况下，在上部部分113内的鳍100’的全部半导体材料都被转化为硅化物)。在图18中示出了结果。将要注意的是，鳍100’的由非硅化物化的半导体材料制成的底部114保留以支撑每个鳍112’。硅化物化的鳍112 ’提供RRAM结构的一个电极。
[0046]使用化学气相沉积(CVD)工艺沉积金属材料(如例如，氮化钛TiN)的内衬层120以覆盖这些硅化物化的鳍112’和绝缘层22。例如，层120可以具有5nm-10nm的厚度。使用原子层沉积(ALD)工艺沉积电介质材料(如例如，氧化铪Hf O2)层122以覆盖金属层120。执行图案化操作以准许对在区域18之外的层120和层122的去除。在图19中示出了结果，现在专注于区域18。层120辅助形成跨电介质层122的低阻态以便进行RRAM操作。
[0047]使用化学气相沉积(CVD)工艺沉积金属材料(如例如，氮化钛TiN)的内衬层124以覆盖层122。例如，层124可以具有5nm-10nm的厚度。然后，以金属材料(如例如，钨)来填充区域18以提供金属填充物126。执行化学机械抛光(CMP)操作以在与层124共面的水平上对填充物126的顶表面进行平坦化。在图20中示出了结果。层124辅助形成跨电介质层122的低阻态以便进行RRAM操作。金属填充物126提供RRAM结构的另一个电极。
[0048]然后，使用湿法蚀刻工艺来使金属填充物126的顶表面凹陷至这些硅化物化的鳍112’的顶表面之下的水平。例如，此凹陷工艺的深度d可以是10nm-20nm。层124的位于凹陷的金属填充物126’的顶表面之上的部分也被去除(例如，使用湿法剥离工艺)。层122的位于凹陷的金属填充物126’的顶表面之上的部分也被去除(例如，使用湿法剥离工艺)。在图21中示出了结果。
[0049]然后，进行保形绝缘材料沉淀，其中，执行后续的定向刻蚀以在这些硅化物化的鳍112’的每一侧上的层120的那些侧表面上限定多个侧壁间隔物130。在图22中示出了结果。
[0050]然后，执行多种常规的后段制程(BEOL)工艺，以便对预金属化电介质(PMD)层140进行沉积和平坦化并且形成金属接触150和152。在图23中示出了结果。然后，可以在PMD层140上方提供一个或多个金属化层，以便辅助进行对接触150和152的电路互连。
[0051]相应地，形成电阻性随机存取存储器结构200以包括第一金属板(在硅化物化的鳍112’上的层120)、电介质层122和第二金属板(层124和凹陷的填充物126’)。将要注意的是，结构200包括两个鳍112’，但是这仅仅是作为举例，应理解，每个结构200都可以从对任何合适的数量的鳍112’进行图案化和硅化物化来形成。结构200可以包括在非易失性存储器单元202，如在图12中示意性地示出的(之前所描述的)。
[0052]已经通过对本实用新型的示例性实施例的完整且信息性的描述的示例性且非限制性示例提供了之前的描述。然而，对于相关领域的技术人员而言，鉴于前面的描述，当结合附图和所附权利要求书来阅读本说明书时，各种修改和适配会变得明显。然而，对本实用新型教导的所有这样和类似的修改将仍然落入如所附权利要求书所确定的本实用新型的范围之内。
【主权项】
1.一种非易失性集成电路存储器单元，其特征在于，包括: 支撑衬底； 电阻性随机存取存储器结构，所述电阻性随机存取存储器结构包括: 第一电极，所述第一电极包括: 在所述支撑衬底上的硅化物化的半导体鳍；以及 覆盖所述硅化物化的半导体鳍的第一金属内衬层； 电介质材料层，所述电介质材料层具有可配置的电阻性质并且覆盖所述第一金属内衬层的至少一部分；以及 第二电极，所述第二电极包括: 覆盖所述电介质材料层的第二金属内衬层；以及 与所述第二金属内衬层相接触的金属填充物； 晶体管，所述晶体管具有连接至所述第一电极和所述第二电极之一的第一源漏端子； 源极线，所述源极线连接至所述晶体管的第二源漏端子； 字线，所述字线连接至所述晶体管的栅极端子；以及 位线，所述位线连接至所述第一电极和所述第二电极中的另一个。2.如权利要求1所述的非易失性集成电路存储器单元，其特征在于，所述支撑衬底是绝缘体上硅(SOI)类型的。3.如权利要求2所述的非易失性集成电路存储器单元，其特征在于，所述SOI类型衬底具有半导体层，并且其中，所述硅化物化的半导体鳍是从所述半导体层形成的。4.如权利要求1所述的非易失性集成电路存储器单元，其特征在于，所述支撑衬底是体衬底类型的。5.如权利要求4所述的非易失性集成电路存储器单元，其特征在于，所述硅化物化的半导体鳍是从所述体衬底的一部分形成的。6.如权利要求1所述的非易失性集成电路存储器单元，其特征在于，进一步包括在所述硅化物化的半导体鳍的上部部分上的所述第一金属内衬层的每一侧上的多个侧壁间隔物。7.如权利要求1所述的非易失性集成电路存储器单元，其特征在于，进一步包括: 预金属化电介质层； 第一接触，所述第一接触延伸穿过所述预金属化电介质层以电连接至所述金属填充物；以及 第二接触，所述第二接触延伸穿过所述预金属化电介质层以电连接至在所述硅化物化的半导体鳍的顶表面处的所述第一金属内衬层。8.如权利要求1所述的非易失性集成电路存储器单元，其特征在于，所述电阻性随机存取存储器结构进一步包括: 在所述支撑衬底上的附加的硅化物化的半导体鳍，所述第一金属内衬层进一步覆盖所述附加的硅化物化的半导体鳍； 所述电介质材料层进一步覆盖所述第一金属内衬层在所述附加的硅化物化的半导体鳍处的至少一部分； 所述第二金属内衬层覆盖在所述附加的硅化物化的半导体鳍处的所述电介质材料层；以及 所述金属填充物与位于所述硅化物化的半导体鳍与所述附加的硅化物化的半导体鳍之间的所述第二金属内衬层相接触。9.如权利要求1所述的非易失性集成电路存储器单元，其特征在于，所述电介质材料层是由氧化铪制成的。10.如权利要求1所述的非易失性集成电路存储器单元，其特征在于，所述硅化物化的半导体鳍包括完全硅化物化的半导体结构。11.一种电阻性随机存取存储器(RRAM)结构，其特征在于，包括: 支撑衬底； 第一电极，所述第一电极包括: 在所述支撑衬底上的硅化物化的半导体鳍；以及 覆盖所述硅化物化的半导体鳍的第一金属内衬层； 电介质材料层，所述电介质材料层具有可配置的电阻性质并且覆盖所述第一金属内衬的至少一部分；以及 第二电极，所述第二电极包括: 覆盖所述电介质材料层的第二金属内衬层；以及 与所述第二金属内衬层相接触的金属填充物。12.如权利要求11所述的RRAM结构，其特征在于，所述支撑衬底是绝缘体上硅(SOI)类型的。13.如权利要求12所述的RRAM结构，其特征在于，所述SOI类型衬底具有半导体层，并且其中，所述硅化物化的半导体鳍是从所述半导体层形成的。14.如权利要求11所述的RRAM结构，其特征在于，所述支撑衬底是体衬底类型的。15.如权利要求14所述的RRAM结构，其特征在于，所述硅化物化的半导体鳍是从所述体衬底的一部分形成的。16.如权利要求11所述的RRAM结构，其特征在于，进一步包括: 在所述支撑衬底上的附加的硅化物化的半导体鳍，所述第一金属内衬层进一步覆盖所述附加的硅化物化的半导体鳍； 所述电介质材料层进一步覆盖所述第一金属内衬层在所述附加的硅化物化的半导体鳍处的至少一部分； 所述第二金属内衬层覆盖在所述附加的硅化物化的半导体鳍处的所述电介质材料层；以及 所述金属填充物与位于所述硅化物化的半导体鳍与所述附加的硅化物化的半导体鳍之间的所述第二金属内衬层相接触。17.如权利要求11所述的RRAM结构，其特征在于，所述电介质材料层是由氧化铪制成的。18.如权利要求11所述的RRAM结构，其特征在于，所述硅化物化的半导体鳍包括完全硅化物化的半导体结构。
【文档编号】H01L27/24GK205542903SQ201521130264
【公开日】2016年8月31日
【申请日】2015年12月30日
【发明人】柳青, J·H·张
【申请人】意法半导体公司