超低功耗半导体功率器件的制作方法
【专利摘要】本实用新型公开了一种光刻层数少、而且反向恢复时间短的超低功耗半导体功率器件，包括：半导体基板，半导体基板上设置有元胞区和终端保护区，元胞区中设置有元胞，其结构包括：元胞沟槽，元胞沟槽中设置有上部导电多晶硅层和下部导电多晶硅层，上部导电多晶硅层的两侧为对称设置在下部导电多晶硅层两侧的伸出部，形成帽状结构；终端保护区上设置有至少两个分压环和至少一个截止环，靠近元胞区的分压沟槽中的导电多晶硅层与器件的源极电性相连，其余的分压沟槽内的导电多晶硅层浮置，在元胞区与终端保护区之间的过渡区设置有肖特基二极管。本实用新型所述的半导体功率器件可广泛地应用于各种功率放大电路中。
【专利说明】
超低功耗半导体功率器件
技术领域
[0001] 本实用新型涉及到一种半导体功率器，尤其涉及到一种超低功耗半导体功率器 件。
【背景技术】
[0002] 目前的超低功耗半导体功率器件与普通的半导体功率器一样，其内部都固有一个 与其并联的寄生二极管，寄生二极管的阳极与功率器件的体区和源极相连，阴极与功率器 件的漏极相连，因此功率器件常常被用来续流、钳制电压在续流或者钳制电压时，寄生二极 管正向导通，功率器件也导通，功率器件的源极(寄生二极管的阳极）电压比漏极(寄生二极 管的阴极）电压稍高，电流从源极流向漏极;反向截止时，功率器件的漏极(寄生二极管的阴 极）电压比源极(寄生二极管的阳极)电压高，器件只有很小的漏电。这种寄生二极管与普通 二极管一样，由少数载流子参与导电，因此有反向恢复时间，从而降低了开关速度、增加了 开关损耗。
[0003] 另外，业内人士都知道沟槽功率器件具有高集成度、导通电阻低、开关速度快和开 关损耗小的特点，被广泛地应用于各类电源管理以及开关转换电路之中。随着我国对节能 减排越来越重视，对功率器件的损耗以及转换效率要求也越来越高。其中，导通损耗主要受 导通电阻的影响，特征导通电阻越小，导通损耗越小；而开关损耗主要受栅极电荷影响，栅 极电荷越小，开关损耗也就越小。因此，降低导通电阻和栅极电荷是降低功率器件功耗的两 个有效途径，通过降低功率器件的功耗可以更加高效地使用能源。此外，在半导体功率器件 的制备过程中，降低特征导通电阻通常有两种方法:一是通过提高单胞密度，增加单胞的总 有效宽度。但是，单胞密度提高后，相应的栅电荷会增加，无法做到既降低导通电阻又降低 栅电荷;二是通过提高外延片掺杂浓度、减小外延层厚度来实现，但会降低源漏极之间的击 穿电压。美国专利:US20080042172A和中国专利201110241526.5中公开的一种沟槽型双层 栅功率场效应管（Split Gate M0SFET)较为成功地解决了上述问题，该沟槽型双层栅功率 场效应管通过在沟槽下部集成一个与源极短接的屏蔽栅的场板效应来提高击穿电压，使得 在相同的击穿电压下，可以通过增大硅外延层的掺杂浓度来降低功率器件的导通电阻，从 而降低工作时的导通功耗。这样，该沟槽型双层栅功率场效应管在降低导通电阻(RDS0N)的 同时，又能减少栅极电荷，从而降低开关损耗。然而，美中不足的是由于在器件结构中引入 了屏蔽栅的场板结构，器件结构及工艺更为复杂，导致工艺层次增加，目前主要是采用7层 光刻工艺来实现。而且，其终端保护环上采取屏蔽栅极与源极相连，在反向耐压时电场主要 集中在靠近元胞区的第一个保护环内侧，导致耐压偏低。 【实用新型内容】
[0004] 本实用新型所要解决的技术问题是:提供一种光刻层数少、而且反向恢复时间短 的超低功耗半导体功率器件。
[0005] 为解决上述技术问题，本实用新型采用的技术方案为:一种超低功耗半导体功率 器件，包括:半导体基板，半导体基板包括第一导电类型衬底及设置在第一导电类型衬底上 的第一导电类型外延层，第一导电类型外延层的表面为第一主面，第一导电类型衬底的表 面为第二主面;第一主面包括:设置有元胞的元胞区以及位于元胞区外围的终端保护区；
[0006] 所述元胞的具体结构包括:开设在元胞区的第一沟槽即元胞沟槽，元胞沟槽中设 置有上部导电多晶娃层和下部导电多晶娃层，上部导电多晶娃层的两侧为对称设置在下部 导电多晶硅层两侧的伸出部，形成帽状结构;上、下部导电多晶硅层之间设置有第二绝缘栅 氧化层，上部导电多晶硅层两侧的侧面与元胞沟槽之间设置有第一绝缘栅氧化层，上部导 电多晶硅层两侧的底面与元胞沟槽之间设置有绝缘氧化层；
[0007] 所述的终端保护区上设置有至少两个分压环和位于分压环外围的至少一个截止 环，所述分压环的具体结构包括:开设在终端保护区上的第一沟槽即分压沟槽，分压沟槽中 设置有导电多晶硅层以及用于将该导电多晶硅层与分压沟槽隔离的绝缘氧化层，该导电多 晶硅层的顶面不高于所述的第一主面，靠近元胞区的第一个分压沟槽内的导电多晶硅层与 所述器件的源极电性相连，其余的分压沟槽内的导电多晶硅层浮置；
[0008] 在元胞区与终端保护区之间的过渡区设置有肖特基二极管。
[0009] 作为一种优选方案，在所述的超低功耗半导体功率器件中，所述肖特基二极管的 结构包括:开设在过渡区的第一沟槽3即过渡沟槽，所述的过渡沟槽与相应的元胞沟槽对应 连通，过渡沟槽中设置有导电多晶硅层以及用于将该导电多晶硅层与过渡沟槽隔离的绝缘 氧化层。
[0010] 作为一种优选方案，在所述的超低功耗半导体功率器件中，所述元胞沟槽的宽度 大于相应元胞尺寸的一半。
[0011] 本实用新型还公开了一种用于制造上述超低功耗半导体功率器件的方法，其步骤 为：
[0012] 1)在第一导电类型衬底上生长第一导电类型外延层，形成半导体基板；
[0013] 2)在第一主面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域，并刻蚀硬掩膜层，形成用 于沟槽刻蚀的硬掩膜；
[0014] 3)刻蚀第一主面，在元胞区和终端保护环区形成第一沟槽，然后，去除硬掩膜；
[0015] 4)在第一主面上及第一沟槽内通过淀积或热生长形成一层绝缘氧化层；
[0016] 5)在第一主面上及第一沟槽内淀积导电多晶硅，然后刻蚀导电多晶硅，去除第一 主面上和第一沟槽上方的导电多晶硅，使得第一沟槽内的导电多晶硅层的顶端端面不高于 第一主面即第一导电类型外延层的表面；
[0017] 6)以光刻胶为掩膜，刻蚀元胞区第一沟槽中部分的导电多晶娃；
[0018] 7)刻蚀绝缘氧化层，分别在元胞区第一沟槽中留下的导电多晶硅的两侧形成第二 沟槽和第三沟槽；
[0019] 8)去除光刻胶，然后，在第一主面上、元胞区第一沟槽中导电多晶硅层的顶端、以 及所述的第二、第三沟槽的内壁上生长第一绝缘栅氧化层，在元胞区第一沟槽中留下的导 电多晶硅上生长第二绝缘栅氧化层；
[0020] 9)在第一主面上及第一沟槽、第二沟槽、第三沟槽内淀积导电多晶硅，然后，刻蚀 所淀积的导电多晶硅，去除第一主面上的导电多晶硅，保留第二、第三沟槽内的导电多晶硅 层、且该导电多晶硅层的端面不高于第一主面；
[0021] 10)在第一主面上注入第二导电类型杂质离子，通过热处理形成第二导电类型层；
[0022] 11)在第一主面上注入第一导电类型杂质离子，通过热处理形成第一导电类型注 入层；
[0023] 12)在第一主面上积淀绝缘介质层；
[0024] 13)光刻引出孔区域，刻蚀形成引出孔，其中，过渡区的引出孔为正方形孔，按照与 引出孔的四条边相对应的方向倾角注入第二导电类型杂质离子层；
[0025] 14)在第一主面上及引出孔内淀积第一金属层，光刻出引线区域，刻蚀形成金属引 线；
[0026] 15)在第二主面上进行基板研磨、并淀积第二金属层，形成所述半导体功率器件的 背面电极。
[0027] 作为一种优选方案，在所述的超低功耗半导体功率器件的制造方法中，在所述的 第12)步骤之后，即：在第一主面上积淀绝缘介质层后，将绝缘介质层的表面磨平。
[0028]本实用新型的有益效果是：
[0029] 1、相比现有的7次光刻技术，本实用新型采用4次光刻技术，节省了 3次光刻工序， 工艺流程更为简单，兼容性强，稳定性高，适合量产，流片成本降低了 20%左右，大大降低了 制造成本。
[0030] 2、采用本实用新型所述的制造方法得到的超低功耗半导体功率器件，其上部导电 多晶硅层形成帽状结构，具有更低的开关损耗和更快的开关速度;其终端保护区内的分压 环靠近元胞区的分压沟槽内的导电多晶硅与器件的源极电性相连，其余的分压沟槽内的导 电多晶硅层浮置，这样既节省了面积，又提高了器件的耐压;此外，由于在过渡区内嵌了肖 特基二极管，使得所述的半导体功率器件有更低的正向压降、更低的反向恢复损耗和更平 缓的反向恢复曲线，器件的续流损耗和可靠性得以改善;而且，无需增加额外的芯片面积， 使得半导体器件的结构更加紧凑，降低了成本。
【附图说明】
[0031] 图1至图18是本实用新型所述的超低功耗半导体功率器件在经过本实用新型所述 的制造方法的相关步骤后所形成的各个阶段的剖面结构示意图。
[0032] 其中：图2至图18沿着图1所示的A-A和B-B剖面线剖开，图1沿着图15所示的C-C剖 面线剖开。
[0033] 图1至图18中的附图标记：1、N型衬底，2、N型外延层，21、第一主面，22、第二主面， 23、条形引出孔，24、方形引出孔，25、第一环形引出孔，26、第二环形引出孔，3、第一沟槽， 31、第二沟槽，32、第三沟槽，5、导电多晶硅，51、下部导电多晶硅层，52、导电多晶硅层，53、 导电多晶硅层，54、导电多晶硅层，6、光刻胶，7、导电多晶硅，71、上部导电多晶硅层，72、伸 出部，8、第二绝缘栅氧化层，9、第一绝缘栅氧化层，10、绝缘氧化层，13、绝缘介质层，14、P-离子层，15、N+离子层，16、第一金属层，161、金属引线，162、金属引线，17、P+离子层，18、第 二金属层。
【具体实施方式】
[0034] 首先，结合附图18,以N沟道结构为例详细描述本实用新型所述的一种超低功耗半 导体功率器件的具体实施方案。
[0035] 如图18所示，本实用新型所述的一种超低功耗半导体功率器件，包括：半导体基 板，半导体基板包括:N型衬底1(也称为N+衬底)及设置在N型衬底1上的N型外延层2(也称为 N-外延层），N型外延层2的表面为第一主面21、N型衬底1的表面为第二主面22--参见图2 所示;第一主面21包括:设置有元胞的元胞区以及位于元胞区外围的终端保护区；
[0036] 所述元胞的具体结构包括:开设在元胞区的第一沟槽3即元胞沟槽，元胞沟槽中设 置有上部导电多晶娃层71和下部导电多晶娃层51，其中，上部导电多晶娃层71的两侧为对 称设置在下部导电多晶娃层51两侧的伸出部72，形成帽状结构;上、下部导电多晶娃层71和 51之间设置有第二绝缘栅氧化层8,上部导电多晶硅层71两侧的侧面与元胞沟槽之间设置 有第一绝缘栅氧化层9,上部导电多晶硅层71伸出部72的底面与元胞沟槽之间设置有绝缘 氧化层10;所述元胞沟槽的两侧设置有P-阱即P-离子层14，P-离子层14浅于上部导电多晶 硅层71的伸出部72的底面，元胞沟槽的两侧在P-离子层14的上方设置有N+注入层即N+离子 层15;所述的终端保护区上设置有两个分压环和位于分压环外围的一个截止环，所述分压 环的具体结构包括:位于终端保护区上靠近元胞区的两个第一沟槽3即分压沟槽，分压沟槽 中设置有导电多晶硅层52以及用于将该导电多晶硅层52与分压沟槽隔离的绝缘氧化层10， 该导电多晶硅层52的顶面不高于所述的第一主面21，靠近元胞区的第一个分压沟槽内的导 电多晶硅层52与所述超低功耗半导体功率器件的源极电性相连，其余的分压沟槽内的导电 多晶硅层52浮置;所述截止环的具体结构包括:开设在终端保护区上位于分压环外围的第 一沟槽3即截止沟槽，截止沟槽中设置有导电多晶硅层53以及用于将该导电多晶硅层53与 截止沟槽隔离的绝缘氧化层10,该导电多晶硅层53的顶面不高于所述的第一主面21;在元 胞区与终端保护区之间的过渡区设置有肖特基二极管，其结构包括:开设在过渡区的第一 沟槽3即过渡沟槽，过渡沟槽与相应的元胞沟槽对应连通，过渡沟槽中设置有导电多晶硅层 54,导电多晶硅层54与过渡沟槽之间设置有绝缘氧化层10-一参见图1所示。在本实施例 中，所述元胞沟槽的宽度L2大于相应元胞尺寸L1的一半--参见图16所示。
[0037] 本实施例采用两个分压环和一个截止环，分压环的数量应根据实际需要来确定。
[0038] 接下来，结合附图1至18,以N沟道为例详细描述本实用新型所述的一种超低功耗 半导体功率器件的制造方法，其步骤为：
[0039] 1)在N型衬底1上生长N型外延层2,形成图2所示的半导体基板；
[0040] 2)在第一主面21即N型外延层2的表面上淀积硬掩膜层，光刻出硬掩膜刻蚀区域， 并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜，属于本领域的惯常技术，在此不再展开叙 述；
[0041] 3)刻蚀第一主面21，在元胞区和终端保护环区形成第一沟槽3,然后，去除硬掩膜 -参见图3所示；
[0042] 4)在第一主面21上及第一沟槽3内通过淀积或热生长形成一层绝缘氧化层10-一 参见图4所示；
[0043] 5)在第一主面21上及第一沟槽3内淀积导电多晶硅5--参见图5所示，然后，刻蚀 导电多晶硅5,去除第一主面21上和第一沟槽3上方的导电多晶硅5,使得到的第一沟槽3内 的导电多晶硅层51、52和53的顶端端面均不高于第一主面21即N型外延层的表面，然后，设 置光刻胶6,并将需要刻蚀的区域内的光刻胶去掉--参见图6所示；
[0044] 6)以光刻胶6为掩膜，刻蚀元胞区第一沟槽3中部分的导电多晶硅，即将导电多晶 硅层51中的上部刻蚀掉--参见图7所示；
[0045] 7)刻蚀绝缘氧化层，分别在元胞区第一沟槽中留下的导电多晶硅层51的两侧形成 第二沟槽31和第三沟槽32--参见图8所示；
[0046] 8)去除光刻胶6,在第一主面21上、元胞区第一沟槽3中导电多晶硅层51的顶端、以 及所述的第二、第三沟槽31和32的内壁上生长第一绝缘栅氧化层9,在元胞区第一沟槽3中 留下的导电多晶硅层51上生长第二绝缘栅氧化层8--参见图9所示；
[0047] 9)在第一主面21上及元胞区的第一沟槽3、第二沟槽31、第三沟槽32内淀积导电多 晶硅7--参见图10所示，然后，刻蚀所淀积的导电多晶硅7,去除第一主面21上的导电多晶 硅7，保留元胞区中的第一沟槽3、第二沟槽31和第三沟槽32内的导电多晶硅层71、且导电多 晶硅层71的端面不高于第一主面21--参见图11所示；
[0048] 10)在第一主面21上注入P型杂质离子，并通过热处理形成P-离子层14一一参见图 12所示；
[0049] 11)在第一主面21上注入N型杂质离子，并通过热处理形成N+离子层15-一参见图 13所示；
[0050] 12)在第一主面21上积淀绝缘介质层13-一参见图14所示，然后将绝缘介质层13 的表面磨平，事实上，由于第一绝缘栅氧化层9的厚度很小，通常不做磨平处理；
[0051] 13)光刻引出孔区域，刻蚀绝缘介质层13和N型外延层2,在刻蚀N型外延层2时，一 直刻蚀到P-离子层14,使得元胞引出孔即条形引出孔23伸入到P-离子层14--参见图15所 示，形成包括条形引出孔23、过渡区的方形引出孔24、终端保护区的第一环形引出孔25和第 二环形引出孔26在内的各区域的引出孔，其中，过渡区的方形引出孔24为正方形一一参见 图1所示，按照与方形引出孔24的四条边相对应的方向倾角注入P型杂质离子层，在方形引 出孔24的四侧形成P+离子层17--参见图16所示；
[0052]设:方形引出孔24的深度为H、宽度为W，所述绝缘介质层13的厚度为0:，缘绝氧化 层10的厚度为D2,最小倾角
最大倾角
即：控制倾 角在最小倾角α和最大倾角β之间，使得在向过渡区的方形引出孔24中注入P型杂质离子层， 注入的位置在该方形引出孔24的绝缘氧化层10与该方形引出孔24相应侧壁的底边之间； [0053] 14)在第一主面21上以及包括条形引出孔23、方形引出孔24、第一环形引出孔25和 第二环形引出孔26在内的各个引出孔内淀积第一金属层16--参见图17所示，光刻出引线 区域，刻蚀形成金属引线161和162-一参见图18所示，金属引线161与所述器件的源极相 连，金属引线162浮置；
[0054] 15)在第二主面22上进行基板研磨，并淀积第二金属层18,形成所述半导体功率器 件的背面电极--参见图18所示。
[0055]综上所述，仅为本实用新型的较佳实施例而已，并非用来限定本实用新型实施的 范围，凡依本实用新型权利要求范围所述的形状、构造、特征及精神所作的均等变化与修 饰，均应包括在本实用新型的权利要求范围内。
【主权项】
1. 超低功耗半导体功率器件，包括:半导体基板，半导体基板包括第一导电类型衬底及 设置在第一导电类型衬底上的第一导电类型外延层，第一导电类型外延层的表面为第一主 面，第一导电类型衬底的表面为第二主面;第一主面包括:设置有元胞的元胞区以及位于元 胞区外围的终端保护区；其特征在于： 所述元胞的具体结构包括:开设在元胞区的第一沟槽即元胞沟槽，元胞沟槽中设置有 上部导电多晶娃层和下部导电多晶娃层，上部导电多晶娃层的两侧为对称设置在下部导电 多晶硅层两侧的伸出部，形成帽状结构;上、下部导电多晶硅层之间设置有第二绝缘栅氧化 层，上部导电多晶硅层两侧的侧面与元胞沟槽之间设置有第一绝缘栅氧化层，上部导电多 晶硅层两侧的底面与元胞沟槽之间设置有绝缘氧化层； 所述的终端保护区上设置有至少两个分压环和位于分压环外围的至少一个截止环，所 述分压环的具体结构包括:开设在终端保护区上的第一沟槽即分压沟槽，分压沟槽中设置 有导电多晶硅层以及用于将该导电多晶硅层与分压沟槽隔离的绝缘氧化层，该导电多晶硅 层的顶面不高于所述的第一主面，靠近元胞区的第一个分压沟槽内的导电多晶硅层与所述 器件的源极电性相连，其余的分压沟槽内的导电多晶硅层浮置； 在元胞区与终端保护区之间的过渡区设置有肖特基二极管。2. 根据权利要求1所述的超低功耗半导体功率器件，其特征在于:所述肖特基二极管的 结构包括:开设在过渡区的第一沟槽即过渡沟槽，所述的过渡沟槽与相应的元胞沟槽对应 连通，过渡沟槽中设置有导电多晶硅层以及用于将该导电多晶硅层与过渡沟槽隔离的绝缘 氧化层。3. 根据权利要求1或2所述的超低功耗半导体功率器件，其特征在于:所述元胞沟槽的 宽度大于相应元胞尺寸的一半。
【文档编号】H01L29/40GK205564758SQ201620405977
【公开日】2016年9月7日
【申请日】2016年5月6日
【发明人】侯宏伟, 丁磊
【申请人】张家港凯思半导体有限公司