一种内嵌pmos触发的用于静电防护的可控硅的制作方法
【专利摘要】本实用新型公开了一种内嵌PMOS触发的用于静电防护的可控硅，包括：P型衬底、N阱、P阱、P+注入区、N+注入区、多晶硅栅、浅槽隔离、阴极、阳极，所述N阱包括第一N阱、第二N阱，所述N+注入区包括第一N+注入区、第二N+注入区，所述P+注入区包括第一P+注入区、第二P+注入区；通过多晶硅栅、第一P+注入区和第二P+注入区在第一N阱上构成PMOS结构，能够在降低可控硅触发电压的同时提高维持电压，从而减小它的ESD工作窗口。本实用新型提供的一种内嵌PMOS触发的用于静电防护的可控硅，本设计结构简单，稳定可靠，维持电压高。
【专利说明】
一种内嵌PMOS触发的用于静电防护的可控硅
技术领域
[0001]本实用新型涉及一种内嵌PMOS触发的用于静电防护的可控硅，属于集成电路技术领域。
【背景技术】
[0002]自然界的静电放电(ESD)现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效30%都是由于遭受静电放电现象所引起的。而且随着集成电路的密度越来越大，一方面由于二氧化硅膜的厚度越来越薄(从微米到纳米)，器件承受的静电压力越来越低;另一方面，容易产生、积累静电的材料如塑料，橡胶等大量使用，使得集成电路受到静电放电破坏的几率大大增加。
[0003]静电放电现象的模式通常分为四种:HBM(人体放电模式)，丽(机器放电模式)，CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。
[0004]在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。
[0005]然而随着CMOS工艺制程的不断进步，器件尺寸不断减小，核心电路承受ESD能力大大降低，对于低压IC(集成电路)的ESD防护而言，一个有效的静电放电防护器件必须能够保证相对低的触发电压(不能高于被保护电路的栅氧击穿电压)，相对高的维持电压(对电源防护而言，要高于电源电压以避免闩锁效应)，提供较强的ESD保护能力(ESD鲁棒性)，并占用有限的布局面积。为了避免闩锁风险，可以通过提高维持电流，提高维持电压来解决。因此在保证低触发电压的优点的同时，进一步提高其维持电压显得十分必要。
[0006]作为一种常用的ESD防护结构，可控硅被广泛的应用于集成电路芯片I/O端口以及电源域的防护中。可控硅有着高鲁棒性、制造工艺简单等优点。但可控硅也有着开启速度慢，开启电压高，维持电压低等缺点，对集成电路输入输出端MOS管的栅极氧化层保护不能起到很好的效果。
【实用新型内容】
[0007]目的:为了克服现有技术中存在的不足，本实用新型提供一种内嵌PMOS触发的用于静电防护的可控硅。
[0008]技术方案:为解决上述技术问题，本实用新型采用的技术方案为:
[0009]—种内嵌PM0S触发的用于静电防护的可控硅，包括:P型衬底、N阱、P阱、P+注入区、 N+注入区、多晶硅栅、浅槽隔离、阴极、阳极，所述N阱包括第一N阱、第二N阱，所述N+注入区包括第一N+注入区、第二N+注入区，所述P+注入区包括第一P+注入区、第二P+注入区，所述P 型衬底上沿横向依次设置有第一N阱、P阱、第二N阱，所述第一N+注入区、第一P+注入区设置在第一 N阱上，所述第二P+注入区跨设在第一 N阱、P阱和第二N阱上，所述第二N+注入区设置在第二N阱上;所述多晶硅栅设置在第一 N阱上的第一 P+注入区与第二P+注入区之间的位置;所述第一 N+注入区和外部结构之间通过浅槽隔离进行隔离，所述第一 N+注入区和第一 P +注入区之间通过浅槽隔离进行隔离，所述第二P+注入区和第二N+注入区之间通过浅槽隔离进行隔离，所述第二N+注入区和外部结构之间通过浅槽隔离进行隔离;所述第一 N+注入区、第一 P+注入区和多晶硅栅均接入阳极，所述第二N+注入区、第二P+注入区均接入阴极。
[0010]有益效果:本实用新型提供的一种内嵌PM0S触发的用于静电防护的可控硅，通过多晶硅栅、第一 P+注入区和第二P+注入区在第一 N阱上构成PM0S结构，能够在降低可控硅触发电压的同时提高维持电压，从而减小它的ESD工作窗口。本设计结构简单，稳定可靠，维持电压高。【附图说明】
[0011]图1为本发明的剖面正视图；
[0012]图2为本发明的俯视图。【具体实施方式】
[0013]下面结合附图对本实用新型作更进一步的说明。
[0014]如图1、图2所示，一种内嵌PM0S触发的用于静电防护的可控硅，包括:P型衬底1、N 阱、P阱4、P+注入区、N+注入区、多晶硅栅9、浅槽隔离10、阳极11、阴极12,所述N阱包括第一N 阱2、第二N阱3,所述N+注入区包括第一N+注入区5、第二N+注入区6,所述P+注入区包括第一 P+注入区7、第二P+注入区8，所述P型衬底1上沿横向依次设置有第一N阱2、P阱4、第二N阱3， 所述第一 N+注入区5、第一 P+注入区7设置在第一 N阱2上，所述第二P+注入区8跨设在第一 N 阱2、P阱4和第二N阱3上，所述第二N+注入区6设置在第二N阱3上;所述多晶硅栅9设置在第一 N阱2上的第一 P+注入区7与第二P+注入区8之间的位置;所述第一 N+注入区5和外部结构之间通过浅槽隔离10进行隔离，所述第一 N+注入区5和第一 P+注入区7之间通过浅槽隔离10 进行隔离，所述第二P+注入区8和第二N+注入区6之间通过浅槽隔离10进行隔离，所述第二N +注入区6和外部结构之间通过浅槽隔离10进行隔离;所述第一 N+注入区5、第一 P+注入区7 和多晶硅栅9均接入阳极11，所述第二N+注入区6、第二P+注入区8均接入阴极12。[〇〇15]当产生ESD信号后，由多晶硅栅、第一 P+注入区和第二P+注入区构成的PM0S的漏极 PN结处首先产生雪崩击穿。空穴将从第一P+注入区流入到第二P+注入区，此时泄放一部分电流。同时由于部分电流路径是通过P阱的，这样导致P阱上的寄生电阻存在压降。随着压降达到一定数值时，P阱与第二N阱形成的PN结正向偏置，最终导致可控硅结构开启，来泄放大部分的电流。
[0016]由于PM0S和可控硅的触发电压以及导通电阻的差异，将导致PM0S以及可控硅的相继开启，并最终由可控硅作为泄放电流的主要途径。维持电压会随着多晶硅栅宽度的减小而增大，因此还可以通过改变这个距离来调节防护器件的维持电压。
[0017]以上所述仅是本实用新型的优选实施方式，应当指出:对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
【主权项】
1.一种内嵌PMOS触发的用于静电防护的可控硅，包括:P型衬底、N阱、P阱，其特征在于: 还包括:P+注入区、N+注入区、多晶硅栅、浅槽隔离、阴极、阳极，所述N阱包括第一 N阱、第二N 阱，所述N+注入区包括第一N+注入区、第二N+注入区，所述P+注入区包括第一P+注入区、第 二P+注入区，所述P型衬底上沿横向依次设置有第一N阱、P阱、第二N阱，所述第一N+注入区、 第一 P+注入区设置在第一 N阱上，所述第二P+注入区跨设在第一 N阱、P阱和第二N阱上，所述 第二N+注入区设置在第二N阱上;所述多晶硅栅设置在第一 N阱上的第一 P+注入区与第二P+ 注入区之间的位置;所述第一 N+注入区和外部结构之间通过浅槽隔离进行隔离，所述第一 N +注入区和第一 P+注入区之间通过浅槽隔离进行隔离，所述第二P+注入区和第二N+注入区 之间通过浅槽隔离进行隔离，所述第二N+注入区和外部结构之间通过浅槽隔离进行隔离； 所述第一N+注入区、第一P+注入区和多晶硅栅均接入阳极，所述第二N+注入区、第二P+注入 区均接入阴极。
【文档编号】H01L27/02GK205595330SQ201620210816
【公开日】2016年9月21日
【申请日】2016年3月18日
【发明人】董树荣, 郭维
【申请人】江苏艾伦摩尔微电子科技有限公司