专利名称：升压电路的制作方法
技术领域：
本发明涉及升压电路。
背景技术：
对于传统升压电路进行说明。图2是表示传统升压电路的电路图。
若信号EW成为高电平信号，则NM0S晶体管55导通。这样比较电路52就会基于 分压电压VFB和基准电压VREF进行使电源电压VCC升压的动作，其中分压电压VFB是基于 升压电压VPP以及接地电压VSS而产生的。若分压电压VFB低于基准电压VREF，则比较电 路52输出高电平信号，脉冲信号CLK经由"与"电路53输入至升压部54。这样升压部54 就将电源电压VCC升压。若分压电压VFB高于基准电压VREF，则比较电路52输出低电平信 号，"与"电路53使低电平信号输入至升压部54。这样升压部54就不会将电源电压VCC升 压。 若信号EW成为低电平，则NMOS晶体管55的栅极和源极和背面栅极(back gate) 成为接地电压VSS，因此NM0S晶体管55截止。因而，在升压电压输出端子和分压电路51和 NMOS晶体管55和接地端子的路径上不会有电流流过。这时，比较电路52的反相输入端子 通过分压电路51而上拉(pull up)。此外，"与"电路53使低电平信号输入至升压部54(例 如，参照专利文献1)。 专利文献1 :日本特开2008-011635号公报(图6 图7) 但是，刚开始升压动作后，比较电路52的反相输入端子因分压电路51而上拉，因 此分压电压VFB成为比基准电压VREF高，比较电路52输出低电平信号，"与"电路53会使 低电平信号输入至升压部54。 S卩，刚开始升压动作后，虽然升压部54应该把电源电压VCC 升压，但会成为不升压。因而，升压上升沿时间会不必要地变长。
发明内容
本发明鉴于上述课题而成，提供能够縮短升压上升沿时间的升压电路。 本发明为了解决上述课题，提供一种升压电路，其中包括分压电路，输出将升压
电压进行分压后的分压电压；比较电路，比较输入的分压电压与基准电压；升压部，根据比
较电路的输出信号将电源电压升压并输出至升压电压输出端子；以及开关，在升压电压输
出端子与分压电路之间设置，当升压电压高于规定电压时导通。(发明效果) 在本发明的升压电路中，刚开始升压动作后PMOS晶体管11处于截止，因此比较电 路13的反相输入端子通过分压电路12而下拉。因而，比较电路13输出升压动作信号，升 压电路就马上开始升压，因此升压上升沿时间变短。
图1是表示本发明的升压电路的电路图。
图2是表示传统升压电路的电路图。(符号说明) 12分压电路 13比较电路 14振荡电路 15升压部 16放电电路
具体实施例方式以下，参照附图，就本发明的实施方式进行说明。 首先，对升压电路的结构进行说明。图l是表示本发明的升压电路的电路图。
本发明的升压电路具备PMOS晶体管11、分压电路12、比较电路13、升压部15。升 压部15具有振荡电路14及放电电路16。 PM0S晶体管11的栅极与电源端子连接，源极以及背面栅极与升压电压输出瑞子 连接，漏极与分压电路12的输入端子连接。分压电路12在PM0S晶体管11的漏极与接地 端子之间设置。比较电路13在电源端子与接地端子之间设置，其非反相输入端子与基准电 压端子连接，反相输入端子与分压电路12的输出端子连接，输出端子与升压部15的输入端 子连接，控制端子与使能端子连接。升压部15在电源端子与接地端子之间设置，其输出端 子与升压电压输出端子连接，控制端子与使能端子连接。振荡电路14在电源端子与接地端 子之间设置，其输入端子与比较电路13的输出端子连接，控制端子与使能端子连接。放电 电路16在电源端子与接地端子之间设置，其输出端子与升压电压输出端子连接，控制端子 与使能端子连接。 本发明的升压电路将电源端子的电源电压VCC升压，并将升压电压VPP从升压电 压输出端子输出。分压电路12将升压电压VPP进行分压，并输出分压电压VFB。 PM0S晶体 管11的栅极与电源端子连接且源极及背面栅极与升压电压输出端子连接，因此在升压电 压VPP高于相加电源电压VCC和PM0S晶体管11的阈值电压的绝对值后的电压时导通。比 较电路13对分压电压VFB与基准电压VREF进行比较，若分压电压VFB低于基准电压VREF， 则输出高电平信号，若分压电压VFB高于基准电压VREF，则输出低电平信号。振荡电路14 在比较电路13的输出信号为高电平信号时振荡而输出脉冲信号，而在比较电路13的输出 信号为低电平信号时不振荡。升压部15基于振荡电路14的脉冲信号，将电源电压VCC升 压而输出升压电压VPP。放电电路16基于信号EN，使升压电压输出端子从升压电压VPP放 电至电源电压VCC。 升压部15是将电源电压VCC升压的电路，例如为充电泵电路。振荡电路14是输 出脉冲信号的电路，例如为环形振荡器(ringoscillator)电路、CR振荡电路、水晶振荡电路等。 接着，对本发明的升压电路的动作进行说明。 若信号EN成为高电平信号而开始比较电路13、振荡电路14和升压部15的升压 动作，则基于分压电压VFB与基准电压VREF，比较电路13使电源电压VCC升压地动作，其 中分压电压VFB是基于升压电压VPP及接地电压VSS而产生的。若分压电压VFB低于基准
4电压VREF，则比较电路13输出高电平信号，振荡电路14振荡而输出脉冲信号。这样升压部
15就会将电源电压VCC升压。若分压电压VFB高于基准电压VREF，则比较电路13输出低
电平信号，振荡电路14不振荡。这样升压部15就不会将电源电压VCC升压。 在此，在升压动作前，通过放电电路16而升压电压VPP成为电源电压VCC。这样
PM0S晶体管11的栅极和源极和背面栅极就会成为电源电压VCC，因此PM0S晶体管11截
止。因而，比较电路13的反相输入端子通过分压电路12来下拉。这时，刚开始升压动作后
的比较电路13中，非反相输入端子上被输入基准电压VREF，反相输入端子上被输入接地电
压VSS，因此从输出端子输出高电平信号。通过该高电平信号，在刚开始升压动作后，振荡电
路14马上振荡而输出脉冲信号，通过该脉冲信号，升压部15就马上开始将电源电压VCC升压。 若信号EN成为低电平信号，则放电电路16将升压电压VPP放电至电源电压VCC。 这样PM0S晶体管11的栅极和源极和背面栅极成为电源电压VCC，因此PM0S晶体管11截 止。因而，不会在升压电压输出端子和PM0S晶体管11和分压电路12和接地端子的路径上 有电流流过。这时，比较电路13的反相输入端子通过分压电路12而下拉。此夕卜，比较电路 13和振荡电路14和升压部15不会动作。 若为上述那样的电路结构，则在刚开始升压动作后PMOS晶体管11截止，因此比较 电路13的反相输入端子通过分压电路12而下拉。因而，比较电路13输出升压动作信号， 升压电路就马上开始升压，因此升压上升沿时间变短。 此夕卜，由于不需要用于控制PMOS晶体管11的栅极的控制布线，电路面积相应地减 小。又，由于控制布线的减少，噪声源减少。 再者，比较电路13在分压电压VFB低于基准电压VREF时输出高电平信号，振荡电 路14在比较电路13的输出信号为高电平信号时振荡。但是也可以使比较电路13在分压 电压VFB低于基准电压VREF时输出低电平信号，振荡电路14在比较电路13的输出信号为 低电平信号时振荡。 此外，若信号EN成为低电平信号，则基于比较电路13和振荡电路14和升压部15 的升压动作就停止，但是也可以在高电平信号时停止。
权利要求
一种升压电路，将电源电压升压后的升压电压从升压电压输出端子输出，其特征在于包括分压电路，输出将所述升压电压进行分压后的分压电压；比较电路，输入所述分压电压和基准电压，对所述分压电压和所述基准电压进行比较；升压部，输入所述比较电路的输出信号，根据所述输出信号将所述电源电压升压，并将所述升压电压输出至所述升压电压输出端子；以及开关，在所述升压电压输出端子与所述分压电路之间设置，在所述升压电压高于规定电压时导通。
2. 如权利要求l所述的升压电路，其特征在于所述开关为M0S晶体管，所述规定电压是相加所述电源电压与所述MOS晶体管的阈值电压的绝对值后的电压。
3. 如权利要求2所述的升压电路，其特征在于所述升压电路还包括放电电路，所述放电电路使所述升压电压输出端子从所述升压电压放电至所述电源电压。
全文摘要
本发明提供能够缩短升压上升沿时间的升压电路。作为控制升压电路的动作的开关电路，在升压电路的升压电压输出端子与分压电路之间设置了PMOS晶体管，该PMOS晶体管的栅极与电源端子连接且源极及背面栅极与升压电压输出端子连接。因而，在刚开始升压动作后PMOS晶体管截止，比较电路的反相输入端子被下拉。因此，比较电路输出升压动作信号，升压电路马上开始升压，所以升压上升沿时间变短。
文档编号H02M3/04GK101741243SQ200910247109
公开日2010年6月16日 申请日期2009年11月19日 优先权日2008年11月19日
发明者今井靖, 冈智博 申请人:精工电子有限公司