瞬时电压抑制器电路与用于其中的二极管元件及其制造方法

瞬时电压抑制器电路与用于其中的二极管元件及其制造方法
【专利摘要】本发明提出一种瞬时电压抑制器(transient?voltage?suppressor,TVS)电路与用于其中的二极管元件及其制造方法。瞬时电压抑制器电路用以耦接至受保护电路，进而限制输入受保护电路的瞬时电压振幅，其包含抑制元件与至少一二极管元件。二极管元件形成于基板中，包括：井区，形成于基板上表面下；分隔区，形成于上表面下；第一导电型顺向区，形成于分隔区一侧的上表面下方；第二导电型逆向区，形成于分隔区另一侧的上表面下方，其中顺向区与逆向区由分隔区隔开；以及埋层，形成于井区下方的基板中，其具有与井区相同的导电型，且该埋层的杂质浓度高于该井区的杂质浓度。
【专利说明】瞬时电压抑制器电路与用于其中的二极管元件及其制造方法
【技术领域】
[0001]本发明涉及一种瞬时电压抑制器(transient voltage suppressor, TVS)电路与用于其中的二极管元件及其制造方法，特别是指一种可承受较高顺向电流的TVS电路与用于其中的二极管元件及其制造方法。
【背景技术】
[0002]图1A显不典型的瞬时电压抑制器(transient voltage suppressor, TVS)电路I,用以与至少一受保护电路2耦接，进而限制来自输入输出垫3的瞬时电压的振幅，以保护受保护电路2免于被具有高电压的瞬时讯号(如静电)损害。一般而言，TVS电路I包含抑制元件SI，用以箝位上述瞬时讯号的电压振福，并吸收其电流。由于此抑制元件SI需要在非常短的时间内消耗高电流，因此具有大面积的PN接面，也因此使其具有非常高的寄生电容；如此一来，当受保护电路2正常操作时，受到此高寄生电容的影响，使其操作速度变慢，而限制了元件的应用范围。
[0003]图3A与图3B显示现有技术用于TVS电路中的二极管元件100的剖视示意图与杂质浓度模拟分布图。如图3A所示，现有技术二极管元件100形成于基板11中，包含N型井区13、场氧化区12与隔绝区12a、P型顺向区15与N型逆向区16。图3B显示现有技术二极管元件100中，自P型顺向区15所在位置的上表面以下的杂质浓度模拟分布图。
[0004]一种改善前述受保护电路2操作速度变慢的方法，如图1A所示，是于受保护电路2与抑制元件SI之间，插入至少一寄生电容较小的二极管元件D1。二极管元件Dl与抑制元件SI中的PN接面反向对接，以使电流顺向流经二极管元件D1，并由抑制元件SI吸收高电流；此种方法利用低电容串联高电容的方式，以降低电容值，提高受保护电路2的操作速度。这种作法虽然可改善抑制元件SI电容值太高的问题，但二极管元件Dl仍须顺向承受来自输入输出垫3的瞬时讯号高电流，因此，若要保持其较低的电容值，TVS电路I可承受的瞬时讯号电流值就会下降，如此也会限制TVS电路I的应用范围。
[0005]有鉴于此，本发明即针对上述现有技术的不足，提出一种TVS电路与用于其中的二极管元件及其制造方法，以提高TVS电路可承受的电流值，并增加电路的保护与应用范围。

【发明内容】

[0006]本发明目的在于克服现有技术的不足与缺陷，提出一种瞬时电压抑制器电路与用于其中的二极管元件及其制造方法。
[0007]为达上述目的，就其中一个观点言，本发明提供了一种瞬时电压抑制器电路，用以耦接至一受保护电路，进而限制一输入该受保护电路的瞬时电压的振幅，该瞬时电压抑制器电路包含:一抑制元件，具有一 PN接面，用以限制该瞬时电压的振幅；以及至少一二极管元件，耦接于该受保护电路与该抑制元件之间，且与该PN接面反向对接；其中，该二极管元件形成于一第一导电型基板中，该基板具有一上表面，该二极管元件包括:一第一导电型或第二导电型井区，形成于该上表面下的该基板中；一分隔区，形成于该上表面下的该基板中，由俯视图视之，该分隔区位于该井区中；一第一导电型顺向区，形成于该分隔区一侧的该上表面下方；一第二导电型逆向区，形成于该分隔区另一侧的该上表面下方，且该顺向区与该逆向区由该分隔区隔开；以及一埋层，形成于该井区下方的该基板中，其具有与该井区相同的导电型，且该埋层的杂质浓度高于该井区的杂质浓度。
[0008]就另一观点，本发明也提供了一种用于瞬时电压抑制器电路中的二极管元件，用以与该瞬时电压抑制器电路中所包含的一具有PN接面的抑制元件反向对接，该用于瞬时电压抑制器电路中的二极管兀件形成于一第一导电型基板中，该基板具有一上表面，该二极管兀件包含:一第一导电型或第二导电型井区，形成于该上表面下的该基板中；一分隔区，形成于该上表面下的该基板中，由俯视图视之，该分隔区位于该井区中；一第一导电型顺向区，形成于该场氧化区一侧的该上表面下方；一第二导电型逆向区，形成于该场氧化区另一侧的该上表面下方，且该顺向区与该逆向区由该场氧化区隔开；以及一埋层，形成于该井区下方的该基板中，其具有与该井区相同的导电型，且该埋层的杂质浓度高于该井区的杂质浓度。
[0009]就再另一个观点言，本发明也提供了一种用于瞬时电压抑制器电路中的二极管元件制造方法，该二极管元件用以与该瞬时电压抑制器电路中所包含的一具有PN接面的抑制元件反向对接，该制造方法包含:提供一第一导电型基板，该基板具有一上表面；形成一第一导电型或第二导电型井区于该上表面下的该基板中，并形成一埋层于该井区下方的该基板中，该埋层具有与该井区相同的导电型，且该埋层的杂质浓度高于该井区的杂质浓度；形成一分隔区于该上表面下的该基板中，由俯视图视之，该分隔区位于该井区中；形成一第一导电型顺向区于该分隔区一侧的该上表面下方；以及形成一第二导电型逆向区于该分隔区另一侧的该上表面下方，且该顺向区与该逆向区由该分隔区隔开。
[0010]上述瞬时电压抑制器电路中，该抑制元件可包括一变阻器元件、一齐纳二极管、二串联对接的齐纳二极管、或一无栅极金属氧化物半导体(metal oxidesemiconductor, M0S)兀件。
[0011]其中一种较佳的实施例中，该分隔区包括一场氧化区或一纯质半导体区。
[0012]其中一种较佳的实施例中，该二极管元件为多个，且安排于该抑制元件两侧。
[0013]在其中一种较佳的实施例中，该埋层与该井区由俯视图视之，定义于相同区域。
[0014]下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
【专利附图】

【附图说明】
[0015]图1A显不典型的瞬时电压抑制器(transient voltage suppressor, TVS)电路I ;
[0016]图1B-1D显示应用本发明的TVS电路中，抑制元件的数种实施例；
[0017]图2显示应用本发明的TVS电路中，二极管的一种较佳的安排方式；
[0018]图3A-3B显示现有技术用于TVS电路中的二极管元件100的剖视示意图与杂质浓度模拟分布图；
[0019]图4A与4B显示本发明的第一个实施例；[0020]图5显示本发明的第二个实施例；
[0021]图6显示本发明第的第三个实施例；
[0022]图7显示第一个实施例二极管元件200的俯视示意图；
[0023]图8显示现有技术的TVS电路100与利用本发明的TVS电路200的电容对电压的特性曲线；
[0024]图9显示现有技术的TVS电路100与利用本发明的TVS电路200在静电测试的状况下，温度对电流的特性曲线。
[0025]图中符号说明
[0026]I TVS 电路
[0027]2受保护电路
[0028]3输入输出垫
[0029]11,21,31,41 基板
[0030]12，22，32 场氧化区
[0031]12a, 22a, 32a 隔绝区
[0032]13，23，33，43 井区
[0033]24，34，44 埋层
[0034]15, 25, 35, 45 顺向区
[0035]16, 26, 36, 46 逆向区
[0036]42纯质半导体区
[0037]100, 200, 300, 400 二极管元件
[0038]Dl, Dn, Dp 二极管元件
[0039]D2齐纳二极管
[0040]Ql MOS 元件
【具体实施方式】
[0041]本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
[0042]请参阅图4A与4B，显示本发明的第一个实施例，图4A显示用于瞬时电压抑制器(transient voltage suppressor, TVS)电路中的二极管元件200的剖视示意图。如图4A所示，二极管元件200形成于基板21中，其具有上表面21a。接着形成例如但不限于N型井区23于上表面21a下的基板21中。此外也形成埋层24于井区23下方的基板21中，埋层24具有与井区23相同的导电型，在本实施例中，也就是N型，且埋层24的N型杂质浓度高于井区23的N型杂质浓度。埋层24和井区23的形成次序可以对调。然后形成场氧化区22与隔绝区22a于上表面21a下的基板21中，由俯视图(未示出)视之，场氧化区22位于井区23中；其中，场氧化区22与隔绝区22a例如为浅沟槽绝缘(shallow trenchisolation, STI)结构或如图所不的区域氧化(local oxidation of silicon, L0C0S)结构。接着，分别形成P型顺向区25于场氧化区22 —侧的上表面21a下方，与N型逆向区26于场氧化区22另一侧的上表面21a下方，且顺向区25与逆向区26由场氧化区22隔开。
[0043]接下来请参阅图4B，显示第一个实施例图4A中，虚线箭号方向上的杂质浓度模拟分布图。如图4B所示，纵轴代表杂质浓度，横轴代表距离上表面21a的深度；由杂质浓度分布曲线可以了解P型顺向区25、N型井区23、N型埋层24与P型基板21的杂质浓度与深度的关系。比较现有技术图3B与本实施例图4B，可以看出本实施例相对于图3A与3B所示的现有技术，另外包含埋层24形成于井区23之下。此种安排方式的优点包括:在元件规格上，由于多了一个杂质浓度较高的埋层，可提高TVS电路中，二极管元件所能承受的瞬时顺向电流，增加TVS电路的应用范围；在制程上，井区23与埋层24，皆可以利用相同的微影制程步骤形成屏蔽，仅需要增加形成埋层24的离子植入制程步骤，因此几乎不会增加制造成本。
[0044]详言之，当受保护电路于正常操作时，其操作讯号的电压与电流相对较小，因此，对此正常操作时的操作讯号而言，主要是受到二极管200中，P型顺向区25与N型井区23所产生的较低的电容影响，其电容与现有技术的二极管100的电容相当。另一方面，当受保护电路接收到高电压与电流的瞬时讯号(如静电)时，此瞬时讯号会受到P型顺向区25与N型杂质浓度较高的埋层24所产生的较高电容影响，因此可承受较高的顺向电流。总而言之，利用本发明的TVS电路，于受保护电路正常操作时，其受到TVS电路的电容影响较小或与现有技术相当，而使受保护电路的操作速度较快或与现有技术相当；但当具有高瞬时电压与电流的瞬时讯号(如静电)，输入受保护电路时，利用本发明的TVS电路，可利用其具有瞬时电容较高的特性，承受并消耗较高的电流，使得受保护电路可承受的瞬时电压与电流较高，以增强其静电保护能力。
[0045]图5显示本发明的第二个实施例，为应用本发明的TVS电路中的二极管元件300的剖视示意图。如图所示，相较于第一个实施例，在本实施例中，二极管元件300形成于基板31中，包含场氧化区32与隔绝区32a、P型井区33、P型埋层34、P型顺向区35、与N型逆向区36。本实施例旨在说明，在本发明的二极管中，井区与埋层可以同为N型(如第一个实施例)或P型(如第二个实施例)，只需要注意其导电型相同，且埋层的杂质浓度高于井区的杂质浓度即可。
[0046]图6显示本发明第的第三个实施例，为应用本发明的TVS电路中的二极管元件400的剖视示意图。如图所示，相较于第一个实施例，在本实施例中，二极管元件400形成于基板41中，包含纯质半导体区42、N型井区43、N型埋层44、P型顺向区45、与N型逆向区46。本实施例旨在说明，在本发明的二极管中，不仅可利用场氧化区隔开顺向区与逆向区，亦可以利用纯质半导体区隔开顺向区与逆向区。所谓纯质半导体区是指基本上接近纯质(intrinsic)半导体的区间，也就是未掺杂或低掺杂杂质的半导体区域。
[0047]请参阅图1B-1D以及图2,显示应用本发明的TVS电路中,抑制元件的数种实施例。如图1B-1D以及图2所示,抑制元件例如但不限于为如图1B所示的变阻器元件V1、如图1C所示的齐纳二极管D2、如图1D所示的二串联对接的齐纳二极管D2、或如图2所示的无栅极金属氧化物半导体(metal oxide semiconductor, M0S)兀件 Ql。
[0048]请继续参阅图2，显示应用本发明的TVS电路中，一种较佳的安排方式，为:二极管元件Dp与Dn为多个，且安排于抑制元件，在此处为MOS元件Ql两侧，其中，二极管元件Dp例如但不限于包含N型的井区与埋层，且二极管元件Dn例如但不限于包含P型的井区与埋层。
[0049]请参阅图7,显示第一个实施例二极管元件200的俯视示意图。如图所示,应用本发明的TVS电路中，二极管元件200的埋层24与井区23由俯视图图7视之，定义于相同区域，也就是如图所示，为重迭的区域，并且可以由同一微影制程步骤所定义，如此一来，可以几乎不增加制造的成本，增强TVS电路承受瞬时讯号的能力。
[0050]请参阅图8，显示现有技术的TVS电路100与利用本发明的TVS电路200的电容对电压的特性曲线，可以看出两条曲线几乎重迭，这表示当受保护电路于正常操作时，其电容的大小在上述两种TVS电路100与200中是相同的，理由如前所述，这也表示应用本发明所增加的埋层，在正常操作中，并不影响其电容，也就不影响其操作速度。
[0051]接着请参阅图9，显示现有技术的TVS电路100与利用本发明的TVS电路200在静电测试的状况下，温度对电流的特性曲线，其中，在一定的温度区间内，可以看出TVS电路100与200承受瞬时讯号电流的大小，如图所示，相较于现有技术TVS电路100，利用本发明的TVS电路200可以承受较高的电流。也就是说，根据图8与图9，可以了解，利用本发明，在不影响正常操作速度下，可以承受较高的瞬时电流；另一方面，也可以说，利用本发明，在承受相同的瞬时电流情况下，可以提升受保护电路的正常操作速度。
[0052]以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如深井区等；又如，上述关于二极管元件的实施例中，制造二极管元件的方法步骤可以改变，井区与埋层可以形成于场氧化区之前，亦可形成于场氧化区之后；又如，井区与埋层可利用相同屏蔽定义，当然也可以不用任何屏蔽，而以全面性的杂质植入技术来形成井区与埋层。本发明的范围应涵盖上述及其它所有等效变化。
【权利要求】
1.一种瞬时电压抑制器电路，用以耦接至一受保护电路，进而限制一输入该受保护电路的瞬时电压的振幅，其特征在于，该瞬时电压抑制器电路包含: 一抑制元件，具有一 PN接面，用以限制该瞬时电压的振幅；以及 至少一二极管元件，耦接于该受保护电路与该抑制元件之间，且与该PN接面反向对接; 其中，该二极管元件形成于一第一导电型基板中，该基板具有一上表面，该二极管元件包括: 一第一导电型或第二导电型井区，形成于该上表面下的该基板中； 一分隔区，形成于该上表面下的该基板中，由俯视图视的，该分隔区位于该井区中； 一第一导电型顺向区，形成于该分隔区一侧的该上表面下方； 一第二导电型逆向区，形成于该分隔区另一侧的该上表面下方，且该顺向区与该逆向区由该分隔区隔开；以及 一埋层，形成于该井区下方的该基板中，其具有与该井区相同的导电型，且该埋层的杂质浓度高于该井区的杂质浓度。
2.如权利要求1所述的瞬时电压抑制器电路，其中，该分隔区包括一场氧化区或一纯质半导体区。
3.如权利要求1所述的瞬时电压抑制器电路，其中，该抑制元件包括一变阻器元件、一齐纳二极管、二串联对接的`齐纳二极管、或一无栅极金属氧化物半导体元件。
4.如权利要求1所述的瞬时电压抑制器电路，其中，该二极管元件为多个，且安排于该抑制元件两侧。
5.如权利要求1所述的瞬时电压抑制器电路，其中，该埋层与该井区由俯视图视之，定义于相同区域。
6.一种用于瞬时电压抑制器电路中的二极管元件，用以与该瞬时电压抑制器电路中所包含的一具有PN接面的抑制元件反向对接，该用于瞬时电压抑制器电路中的二极管元件形成于一第一导电型基板中，该基板具有一上表面，其特征在于，该二极管元件包含: 一第一导电型或第二导电型井区，形成于该上表面下的该基板中； 一分隔区，形成于该上表面下的该基板中，由俯视图视之，该分隔区位于该井区中； 一第一导电型顺向区，形成于该分隔区一侧的该上表面下方； 一第二导电型逆向区，形成于该分隔区另一侧的该上表面下方，且该顺向区与该逆向区由该场氧化区隔开；以及 一埋层，形成于该井区下方的该基板中，其具有与该井区相同的导电型，且该埋层的杂质浓度高于该井区的杂质浓度。
7.如权利要求6所述的用于瞬时电压抑制器电路中的二极管元件，其中，该分隔区包括一场氧化区或一纯质半导体区。
8.如权利要求6所述的用于瞬时电压抑制器电路中的二极管元件，其中，该抑制元件包括一变阻器元件、一齐纳二极管、二串联对接的齐纳二极管、或一无栅极金属氧化物半导体元件。
9.如权利要求6所述的用于瞬时电压抑制器电路中的二极管元件，其中，该埋层与该井区由俯视图视之，定义于相同区域。
10.一种用于瞬时电压抑制器电路中的二极管元件制造方法，该二极管元件用以与该瞬时电压抑制器电路中所包含的一具有PN接面的抑制元件反向对接，其特征在于，该制造方法包含: 提供一第一导电型基板，该基板具有一上表面； 形成一第一导电型或第二导电型井区于该上表面下的该基板中，并形成一埋层于该井区下方的该基板中，该埋层具有与该井区相同的导电型，且该埋层的杂质浓度高于该井区的杂质浓度； 形成一分隔区于该上表面下的该基板中，由俯视图视之，该分隔区位于该井区中； 形成一第一导电型顺向区于该分隔区一侧的该上表面下方；以及 形成一第二导电型逆向区于该分隔区另一侧的该上表面下方，且该顺向区与该逆向区由该分隔区隔开。
11.如权利要求10所述的用于瞬时电压抑制器电路中的二极管元件制造方法，其中，该分隔区包括一场氧化区或一纯质半导体区。
12.如权利要求10所述的用于瞬时电压抑制器电路中的二极管元件制造方法，其中，该埋层与该井区由俯视图视之，定义`于相同区域。
【文档编号】H02H9/04GK103515940SQ201210205997
【公开日】2014年1月15日 申请日期:2012年6月18日 优先权日:2012年6月18日
【发明者】黄宗义, 苏金练 申请人:立锜科技股份有限公司