专利名称：大功率低压变频器igbt驱动电路的制作方法
技术领域：
本实用新型属于一种变频器IGBT驱动电路。
背景技术：
现有的大功率低压变频器IGBT驱动电路采用并机方式，存在的技术缺陷生产成本高、可靠性低。
发明内容为了克服现有大功率IGBT的变频器的生产成本高、可靠性低的不足，本实用新型提供一种降低生产成本、提高可靠性的大功率低压变频器IGBT驱动电路。 本实用新型解决其技术问题所采用的技术方案是一种大功率低压变频器IGBT驱动电路，包括IGBT驱动输出端OUT、正常IGBT驱动信号端INl和关断延时的IGBT驱动信号端IN2，所述驱动电路包括第一 CMOS管Q2、第二 CMOS管Q3、第三CMOS管Q4和第四CMOS管Q6，所述驱动信号端IN2分别与第一 CMOS管Q2、第二 CMOS管Q3的栅极连接，第一 CMOS管Q2的源极和第二 CMOS管Q3的源极连接，第一 CMOS管Q2的漏极与-8V电源连接，所述第二 CMOS管Q3的漏极与第四CMOS管Q6的源极连接；所述驱动信号端INl分别与第三CMOS管Q4和第四CMOS管Q6的栅极连接，所述第三CMOS管Q4的源极、第二 CMOS管Q3的源极均与IGBT驱动输出端OUT连接，所述IGBT驱动输出端OUT通过电阻R9与-8V电源连接；所述第三CMOS管Q4的的漏极与+18V电源连接，所述第三CMOS管Q4的源极同时与二极管Dl的阳极连接，所述二极管Dl的阴极与+18V电源连接，所述二极管的阴极同时与电阻R7的一端连接，所述电阻R7的另一端同时与第二CMOS管Q3的漏极、第四CMOS管Q6的源极连接，所述第一电容C2和稳压二极管D2并联形成并联支路，所述第四CMOS管Q6的的漏极与并联支路的一端连接，所述并联支路的另一端接地，所述并联支路的另一端与第二电容C4的一端连接，所述第二电容C4的另一端与电阻R7的另一端连接。本实用新型的有益效果主要表现在降低生产成本、提高可靠性。
图I是本实用新型电路原理图。
具体实施方式
以下结合附图对本实用新型作进一步描述。参照图I，一种大功率低压变频器IGBT驱动电路，包括IGBT驱动输出端OUT、正常IGBT驱动信号端INl和关断延时的IGBT驱动信号端IN2，所述驱动电路包括第一 CMOS管Q2、第二 CMOS管Q3、第三CMOS管Q4和第四CMOS管Q6，所述驱动信号端IN2分别与第一CMOS管Q2、第二 CMOS管Q3的栅极连接，第一 CMOS管Q2的源极和第二 CMOS管Q3的源极连接，第一 CMOS管Q2的漏极与-8V电源连接，所述第二 CMOS管Q3的漏极与第四CMOS管Q6的源极连接；所述驱动信号端INl分别与第三CMOS管Q4和第四CMOS管Q6的栅极连接，所述第三CMOS管Q4的源极、第二 CMOS管Q3的源极均与IGBT驱动输出端OUT连接，所述IGBT驱动输出端OUT通过电阻R9与-8V电源连接；所述第三CMOS管Q4的的漏极与+18V电源连接，所述第三CMOS管Q4的源极同时与二极管Dl的阳极连接，所述二极管Dl的阴极与+18V电源连接，所述二极管的阴极同时与电阻R7的一端连接，所述电阻R7的另一端同时与第二 CMOS管Q3的漏极、第四CMOS管Q6的源极连接，所述第一电容C2和稳压二极管D2并联形成并联支路，所述第四CMOS管Q6的的漏极与并联支路的一端连接，所述并联支路的另一端接地，所述并联支路的另一端与第二电容C4的一端连接，所述第二电容C4的另一端与电阻R7的另一端连接。所示OUT为IGBT驱动输出端，INl为正常IGBT驱动信号端，IN2为关断延时(OFFTdelay)、提前开通(ONTdelay)的IGBT驱动信号端。延时时间OFFTdelay和ONTdelay取决于IGBT规格型号及工作状态，当IGBT处于短路状态时Tdelay值可取至8us，使IGBT处于放大区工作以减小短路电流。IGBT开通时Q3开通，Q6处于开通状态，且Q2、Q4处于关闭状态，把IGBT置于放大区工作，延时ONTdelay后，Q6关闭同时Q2开通使IGBT迅速进入饱和状态。IGBT关闭时Q4关闭，同时Q6开通，通过C2迅速箝位IGBT门极电位至放大区，可通过调整C2容值改变降压速率，OFFTdelay时段后Q2开通，将IGBT门极迅速箝位至负压关闭IGBT，完成双电平关断过程。本实施例采用的保护措施为降栅压，降栅压旨在检测到器件过流时，马上降低栅压，但器件仍维持导通。降栅压后设有固定延时，故障电流在这一延时期内被限制在一较小值，则降低了故障时器件的功耗，延长了器件抗短路的时间，而且能够降低器件关断时的di/dt,对器件保护十分有利。若延时后故障信号依然存在，则关断器件，若故障信号消失，驱动电路可自动恢复正常的工作状态，因而大大增强了抗干扰能力。
权利要求1.一种大功率低压变频器IGBT驱动电路，包括IGBT驱动输出端OUT、正常IGBT驱动信号端INl和关断延时的IGBT驱动信号端IN2，其特征在于所述驱动电路包括第一 CMOS管Q2、第二 CMOS管Q3、第三CMOS管Q4和第四CMOS管Q6，所述驱动信号端IN2分别与第一CMOS管Q2、第二 CMOS管Q3的栅极连接，第一 CMOS管Q2的源极和第二 CMOS管Q3的源极连接，第一 CMOS管Q2的漏极与-8V电源连接，所述第二 CMOS管Q3的漏极与第四CMOS管Q6的源极连接；所述驱动信号端INl分别与第三CMOS管Q4和第四CMOS管Q6的栅极连接，所述第三CMOS管Q4的源极、第二 CMOS管Q3的源极均与IGBT驱动输出端OUT连接，所述IGBT驱动输出端OUT通过电阻R9与-8V电源连接；所述第三CMOS管Q4的的漏极与+18V电源连接，所述第三CMOS管Q4的源极同时与二极管Dl的阳极连接，所述二极管Dl的阴极与+18V电源连接，所述二极管的阴极同时与电阻R7的一端连接，所述电阻R7的另一端同时与第二 CMOS管Q3的漏极、第四CMOS管Q6的源极连接，所述第一电容C2和稳压二极管D2并联形成并联支路，所述第四CMOS管Q6的的漏极与并联支路的一端连接，所述并联支路的另一端接地，所述并联支路的另一端与第二电容C4的一端连接，所述第二电容C4的另一端与电阻R7的另一端连接。
专利摘要一种大功率低压变频器IGBT驱动电路，驱动信号端IN2分别与第一CMOS管Q2、第二CMOS管Q3的栅极连接，第一CMOS管Q2的源极和第二CMOS管Q3的源极连接，第一CMOS管Q2的漏极与-8V电源连接，第二CMOS管Q3的漏极与第四CMOS管Q6的源极连接；驱动信号端IN1分别与第三CMOS管Q4和第四CMOS管Q6的栅极连接，第三CMOS管Q4的源极、第二CMOS管Q3的源极均与IGBT驱动输出端OUT连接，IGBT驱动输出端OUT通过电阻R9与-8V电源连接；第三CMOS管Q4的的漏极与+18V电源连接，第三CMOS管Q4的源极同时与二极管D1的阳极连接，二极管D1的阴极与+18V电源连接。本实用新型能降低生产成本、提高可靠性。
文档编号H02M1/088GK202435255SQ20122000315
公开日2012年9月12日 申请日期2012年1月5日 优先权日2012年1月5日
发明者罗新, 陈淑建 申请人:浙江艾得森电气有限公司