自适应开关频率调整电路的制作方法
【专利摘要】本发明公开了一种自适应开关频率调整电路，主要解决现有技术存在的开关变换器仅在较窄负载范围内保持较高效率的问题。其包括模式判别模块，阈值选择模块，基本振荡逻辑，抖频控制逻辑及受控电流源。模式判别模块通过检测外部反馈电压FB，产生两个比较逻辑信号，这两个比较逻辑信号在阈值选择模块中进行逻辑运算，确定基本振荡器逻辑中比较器的低阈值电压，基本振荡器逻辑输出时钟信号并作为抖频控制逻辑的驱动并产生一组控制信号对受控电流源的输出电流进行控制，实现频率抖动，降低开关式变换器的电磁干扰。本发明所述的自适应开关频率调整电路可靠性高，所有功能可完全集成在芯片内部，可应用于各种电源管理系统中。
【专利说明】自适应开关频率调整电路
【技术领域】
[0001]本发明属于电子电路【技术领域】，特别是一种开关频率调整电路，可用于模拟集成电路。
【背景技术】
[0002]自适应开关频率调整电路是开关式转换器系统的重要组成部分，由转换器系统内部若干模块组成。相比于线性调节器，开关式变换器具有高效，高能量密度等特点，从而越来越受到用户的欢迎。然而传统的开关变换器的工作模式有两个固有的缺点。其一，単一固定的开关频率会产生较大的电磁干扰EMI ;其ニ，単一的开关频率不适合在宽负载范围内提升转换器效率。
[0003]目前，提升开关转换器效率的方式包括突发模式和固定降频模式，其中:
[0004]突发模式，其实现是当系统负载进入轻载判断门限后，系统的输出电流将时断时续，通过固定间隔的开启和关闭开关管，实现轻载下较小的平均电流。但是这种方式是在单一系统时钟频率下实现的，虽然降低了导通损耗，但开关损耗并未因此降低，而且突发模式下的每次导通都会产生ー个较大的电流脉冲，会对开关管造成很大的电压应力，影响系统可靠性的同时会产生很大的电磁干扰。
[0005]固定降频模式，是将系统时钟人为地分为两个频率，ー个频率较高，用于正常负载下的工作；另ー个频率较低，用于轻载下的工作。这两个频率的选择依赖于监测误差放大器输出的电压大小。这种模式虽然可以在一定程度上提高效率，但是由于在宽的负载变动范围仅分配两个频率，因而易出现在某些负载情况下开关转换器效率很低的情況。
【发明内容】
[0006]本发明针对上述现有技术存在的较大电磁干扰以及系统仅在较窄负载范围内保持较闻效率的缺陷，提供一种自适应开关频率调整电路，以减小电磁干扰，提闻开关转换器的效率。
[0007]实现本发明目的技术思路是:通过检测系统负载状态，确定系统内部振荡器模块的实时比较阈值，实现开关频率随负载线性变化，使系统在全负载范围保持高的传输转换效率；同时通过频率抖动控制逻辑，产生一组控制信号，使得时钟周期在个固定频率点附近变化，分散了单ー频率时钟信号过于集中的频谱能量，降低了系统整体的电磁干扰。整个开关频率调整电路包括:
[0008]模式判别模块，用于通过检测反映负载状态的系统反馈电压，产生两个比较逻辑信号A和B,分别传输给到阈值选择模块；
[0009]阈值选择模块，用于对两个比较逻辑信号A和B进行逻辑运算，产生三个选通控制信号SW1，SW2和SW3，通过这些控制信号从外部输入的三路信号V1，V2和FB中选出一路信号，输出至基本振荡逻辑，作为该基本振荡逻辑的低阈值电压；
[0010]基本振荡器逻辑，用于产生时钟信号CLK输出至抖频控制逻辑，作为对该抖频控制逻辑的驱动信号；
[0011]抖频控制逻辑，利用输入的时钟信号CLK作为其时钟驱动，输出ー组周期性的伪随机码序列D、E、F给受控周期电流源，控制其输出的电流大小；
[0012]受控周期电流源，利用抖频控制逻辑输出的伪随机码序列D，E，F产生一路周期性变动的充电电流，使时钟信号CLK在ー个中心值附近周期变化。
[0013]上述自适应开关频率调整电路，其特征在于:所述的模式判别模块，包括第一比较器CMPl和第二比较器CMP2 ；
[0014]该第一比较器CMPl的正相输入端连接外部高阈值电压V_H，其负相输入端连接反馈电压FB，其输出第一比较逻辑信号A ；
[0015]该第二比较器CMP2的正相输入端连接反馈电压FB，其负相输入端连接外部低阈值电压V_L，其输出第二比较逻辑信号B。 [0016]上述自适应开关频率调整电路，其特征在于:所述阈值选择模块，包括第一反相器和第二反相器，第一与非门，第二与非门和第三与非门，以及第ー选通开关SW1，第二选通开关SW2，第三选通开关SW3，第一 PMOS管MPl，第二 PMOS管MP2，第三PMOS管MP3和第一电流源II，其中:
[0017]第一反相器INV1,其输入端INl与模式判别模块的第一比较逻辑信号A连接,其输出端与第一与非门NANDl的第一输入端Al连接；第一与非门NANDl的第二输入端A2与模式判别模块输出的第二比较逻辑信号B连接，其输出电压信号SWl作为第一选通开关SWl的控制信号；
[0018]第二反相器INV2，其输入端IN2与模式判别模块的第二逻辑电压信号B连接，其输出与第二与非门NAND2的第二输入端C2连接；第二与非门NAND2的第一输入端Cl第三与非门NAND3的第一输入端BI连接，其输出电压信号SW3作为第三选通开关SW3的控制信号;
[0019]第三与非门NAND3，其第一输入端BI与第一反相器INVl的输入端INl连接，其第二输入端B2与第二反相器INV2的输入端IN2连接，其输出电压信号SW2作为第二选通开关SW2的控制信号；
[0020]第一PMOS管MPl的源极以及第二PMOS管MP2的源极皆与电源VDD连接，第一PMOS管MPl的栅极与其漏极相连，其漏极连接第一电流源I的上端，第一电流源I的下端连接到地；第二 PMOS管MP2的栅极与第一 PMOS管MPl的栅极相连，第一 PMOS管MPl与第二 PMOS管MP2构成基本电流镜结构?，第二 PMOS管MP2的漏极连接第三PMOS管MP3的源极，第三PMOS管MP3的漏极连接到地，其栅极连接外部反馈电压FB，其源极输出等效反馈电压FB_IN ；
[0021 ] 第一选通开关SWl，其输入端连接外部基准电压Vl ;第二选通开关SW2的输入端与等效反馈电压FB_IN连接；第三选通开关SW3的输入端与外部基准电压V2连接；这三个选通开关的输出端连接在一起，构成输出端OUT。
[0022]上述自适应开关频率调整电路，其特征在于:所述基本振荡器逻辑，包含第三比较器CMP3和第四比较器CMP4，RS锁存器，第三反相器INV3和第四反相器INV3，第四与非门NAND4，传输门TG1，缓冲器BUF ;其中:
[0023]第三比较器CMP3，其正相输入端通过电容C接地，其负相输入端与阈值选择模块的输出端OUT连接，其输出与RS锁存器的复位端R连接；
[0024]第四比较器CMP4，其正相输入端与外部基准电压V3连接，其负相输入端通过电容C接到地，其输出与RS锁存器的置位端S连接；RS锁存器D的输出与第三反相器INV3的输入端连接，第三反相器INV3的输出端为时钟信号CLK ;第四与非门NAND4的两个输入端连接到一起并与第三反相器INV3的输出端连接，第四与非门NAND4的输出与第四反相器INV4的输入端连接；传输门TGl的第一输入端IOl与外部电压VC连接，第二输入端102与缓冲器BUF的输出端连接；缓冲器BUF的输入端连接外部基准电压V3。
[0025]上述自适应开关频率调整电路，其特征在干:所述抖频控制逻辑，包含分频模块FDIV，第一 D触发器DFFl，第二 D触发器DFF2，第三D触发器DFF3，第四D触发器DFF4，第五D触发器DFF5，第六D触发器DFF6，第五与非门NAND5，第六与非门NAND6，第一或非门NORl,第二或非门N0R2和异或门X0R，其中:
[0026]分频模块FDIV，其输入端与基本振荡器逻辑的输出信号CLK连接，其输出分别与第一 D触发器DFFl、第二 D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5和第六D触发器DFF6的时钟输入端连接；这六个D触发器串联连接，即第一 D触发器DFFl的输出端与第二 D触发器DFF2的输入端连接，第二 D触发器DFF2的输出端与第三D触发器DFF3的输入端连接，第三D触发器DFF3的输出端与第四D触发器DFF4的输入端连接，第四D触发器DFF4的输出端与第五D触发器DFF5的输入端连接，第五D触发器DFF5的输出端与第六D触发器DFF6的输入端连接；第一到第六D触发器的输出端依次为LE1、LE2、LE3、LE4、LE5 和 LE6 ；
[0027]第五与非门NAND5米用三输入与非门，其三个输入端分别与第一到第三D触发器的输出端LEl?LE3连接；第六与非门NAND6采用三输入与非门，其三个输入端分别与第四到第六D触发器的输出端LE4?LE6连接；第五与非门NAND5的输出端与第一或非门NORl的第一输入端El连接，第六与非门NAND6的输出端与第一或非门NORl的第二输入端E2连接；
[0028]异或门XOR的两个输入端分别与第五D触发器DFF5的输出端LE5以及第六D触发器DFF6的输出端LE6连接，异或门XOR的输出端与第二或非门N0R2的第二输入端F2连接;
[0029]第一或非门NORl的输出端与第二或非门N0R2的第一输入端Fl连接，第二或非门N0R2的输出端与第一 D触发器DFFl的输入端D连接。
[0030]上述自适应开关频率调整电路，其特征在于:所述受控周期电流源，其包含三个电流开关K1、K2、K3和四个电流源I1、12、13、14，其中:
[0031 ] 第一电流源11的输入端与电源VDD连接；
[0032]第二电流源12的输入端与电源VDD连接，其输出端与第一电流开关Kl的输入端连接；
[0033]第三电流源13的输入端与电源VDD连接，其输出端与第二电流开关K2的输入端连接；
[0034]第四电流源14的输入端与电源VDD连接，其输出端与第三电流开关K3的输入端连接；
[0035]三个电流开关K1、K2、K3的输出与第一电流源Il的输出连接到一起，一井构成输出端IOUT。
[0036]本发明具有如下的优点:
[0037]本发明由于利用所述的模式判别和阈值选择模块，实时检测反馈电压的大小，判定振荡器的工作模式，使得开关频率根据负载变动而变化，优化了系统开关频率配置，减小了系统损耗，使得系统能在览负载沮围内保持闻效率；
[0038]本发明由于所述的抖频控制逻辑产生的一系列周期控制信号，这组信号控制着一个周期性变化的充电电流，使得开关频率按照一定周期在ー个固定值附近变化，因此分散了单ー频率下高度集中的频谱能量，减弱了系统的电磁干扰。
【专利附图】
【附图说明】
[0039]图1是本发明的原理框图；
[0040]图2是本发明中的模式判别模块；
[0041 ] 图3是本发明中的阈值选择模块；
[0042]图4是本发明中的基本振荡器逻辑；
[0043]图5是本发明的抖频控制逻辑；
[0044]图6是本发明的受控周期电流源；
[0045]图7是本发明的工作原理示意图。
【具体实施方式】
[0046]以下參照附图对本发明作进ー步详细描述。
[0047]參照图1，本发明所述的自适应开关频率调整电路，包括:
[0048]模式判别模块1，阈值选择模块2，基本振荡器逻辑3，抖频控制逻辑4和受控周期电流源5 ;该模式判别模块I包含三个输入端，这三个输入端分别与外部高阈值比较电压V_
H、反馈电压FB和外部低阈值比较电压V_L连接，产生两个比较逻辑信号A和B，分别传输给到阈值选择模块2 ;该阈值选择模块2包含五个输入端和ー个输出，其中第一输入端INl和第二输入端IN2分别与比较逻辑信号A和B连接，第三和第四输入端分别与两个外部基准电压Vl和V2连接，第五输入端与外部反馈电压FB连接，输出端OUT与基本振荡器逻辑3的VL输入端连接；该基本振荡器逻辑3包含三个输入端，其中第一输入端VH与外部基准电压V3连接，第二输入端VC通过电容C连接到地，第三输入端VL与阈值选择模块2的输出端连接，其输出CLK为系统时钟信号，并作为抖频控制逻辑4的输入端；该抖频控制逻辑4有三个输出端D，E, F，这三个输出端分别与受控周期电流源5的三个输入端ctll，ctl2和ctl3连接。
[0049]參照图2，所述的模式判别模块1，包含两个比较器，分别为第一比较器CMPl和第ニ比较器CMP2，其中:第一比较器CMPl的正相输入端与外部高阈值电压V_H连接，负相输入端与外部反馈电压FB连接，输出第一比较逻辑信号A ;第二比较器CMP2的正相输入端与外部反馈电压FB连接，其负相输入端与外部低阈值电压V_L连接，输出第二比较逻辑信号B，其中，V_L〈V_H。FB为外部反馈电压，该反馈电压随负载变化，当系统负载变大吋，FB电压升高，反之降低。当FB电压降低到外部低阈值电压V_L以下时，第一比较逻辑信号A输出高电平，第二比较逻辑信号B输出低电平；当V_L〈FB〈V_H时，两个比较逻辑信号A和B同时输出为高电平；当系统负载继续增加，使得系统处于正常工作状态时，FB电压高于V_H，第一比较逻辑信号A为低电平，第二比较逻辑信号B为高电平；这两个逻辑信号随后送到阈值选择模块2中，用以从阈值选择模块2的三个输入信号中选出ー个并输出。
[0050]參照图3,所述的阈值选择模块2,包含第一反相器INVl和第二反相器INV2,第一与非门NANDl，第二与非门NAND2和第三与非门NAND3，以及第ー选通开关SWl，第二选通开关SW2，第三选通开关SW3，第一 PMOS管MP1，第二 PMOS管MP2和第三PMOS管MP3。其中:第一 PMOS管MPl的源极连接电源VDD，其栅极与漏极相连，其漏极通过第一电流源Il接到地；第二PMOS管MP2的源极连接电源VDD，其栅极与第一PMOS管MPl的栅极相连，第一PMOS管与第二 PMOS管连接成电流镜结构，第二 PMOS管的漏极连接第三PMOS管MP3的源极；第三PMOS管MP3的漏极连接到地，其栅极与反馈电压FB连接，其源极输出等效反馈电压FB_IN。第一反相器INVl的输入端INl连接模式判别模块I输出的第一比较逻辑信号A,其输出与第一与非门NANDl的第一输入端Al连接；第一与非门NANDl的第二输入端IN2与模式判别模块I输出的第二比较逻辑信号B连接，其输出作为第一选通开关SWl的控制电压信号；第二反相器INV2的输入端IN2与模式判别模块I输出的第二比较逻辑信号B连接，其输出端与第三与非门NAND3的第二输入端C2连接；第三与非门NAND3的第一输入端Cl与模式判别模块I输出的第一比较逻辑信号A连接，其输出电压作为第三选通开关SW3的控制电压信号；第二与非门NAND2的第一输入端BI与模式判别模块I输出的第一比较逻辑信号A连接，其第二输入端B2与模式判别模块I输出的第二比较逻辑信号B连接，其输出电压作为第二选通开关SW2的控制电压信号；第一选通开关SWl的上端与外部阈值电压Vl连接，第二选通开关SW2的上端与等效反馈电压FB_IN连接，第三选通开关SW3的上端与外部阈值电压V2连接，这三个选通开关的下端连接到一起作为输出端OUT。
[0051]当FB电压高于外部高阈值电压V_H时，第一比较逻辑信号A为低电平，第二比较逻辑信号B为高电平，第一选通开关SWl打开，其余选通开关关闭，外部第一基准电压Vl被选通并通过输出端OUT输出；
[0052]当FB电压低于外部低阈值电压V_L以下时，第一比较逻辑信号A为高电平，第二比较逻辑信号B为低电平，第三选通开关SW3打开，其余选通开关关闭，外部第二基准电压V2被选通，并通过输出端OUT输出，其中V1>V2 ；
[0053]当V_L〈FB〈V_H时，两个比较逻辑信号A和B同时输出为高电平，第二选通开关SW2打开，其余选通开关关闭，所述等效反馈电压FB_IN被选通并通过输出端OUT输出，由于外部反馈电压FB随负载不断变化，所以该等效反馈电压FB_IN不断变化，使得基本振荡器逻辑3中比较器的低阈值电压随外部反馈电压FB实时变化。
[0054]參照图4，所述的基本振荡器逻辑3，包含第三比较器CMP3和第四比较器CMP4、RS锁存器、第三反相器INV3、第四反相器INV4、第四与非门NAND4、传输门TGl和缓冲器BUF，其中:
[0055]第三比较器CMP3的正相输入端通过电容C连接到地，其负相输入端V_L与阈值选择模块2的输出端OUT连接，其输出与RS锁存器的复位端R连接；
[0056]第四比较器CMP4的正相输入端与外部基准电压V3连接，其负相输入端通过电容C连接到地，其输出与RS锁存器的置位端S连接；
[0057]RS锁存器的输出与第三反相器INV3的输入端连接，其输出为时钟信号CLK ；[0058]第四与非门NAND4的两个输入端连接到一起并与第三反相器INV3的输出连接，第四与非门NAND4的输出端与到第四反相器INV4的输入端连接；该第四反相器INV4的输入输出电压分别作为传输门TGl的两个导通控制信号；
[0059]传输门TGl的第一输入端IOl与外部电压VC连接，其第二输入端102与缓冲器BUF的输出端连接，缓冲器BUF的输入与外部基准电压V3连接；
[0060]所述第四反相器INV4、传输门TGl与缓冲器BUF的作用均是对电容电压进行箝位，使电容峰值电压等于外部基准电压V3。
[0061]随着电容C的充放电，电容电压VC的波形为三角波，在第三比较器CMP3中，电压VC和外部低阈值电压V_L比较，产生第三比较逻辑信号CMP_L，在第四比较器CMP4中，电容电压VC和外部高阈值电压V_H比较，产生第四比较逻辑信号CMP_H ;第三比较逻辑信号CMP_L和第四比较逻辑信号CMP_H分别与RS锁存器的复位输入端R和置位输入端S连接，RS锁存器的输出经过第三反相器INV3整形后输出时钟信号CLK。
[0062]參照图5，所述的抖频控制逻辑4，包含分频模块FDIV、第一 D触发器DFFl、第二 D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第五与非门NAND5、第六与非门NAND6、第一或非门N0R1、第二或非门N0R2和异或门X0R，其中:
[0063]分频模块FDIV，其输入端IN与基本振荡器逻辑3的输出端CLK连接，分频模块FDIV的输出作为第一 D触发器DFFl、第二 D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第五D触发器DFF5和第六D触发器DFF6的时钟输入端；
[0064]第一 D触发器DFFl的输出端与第二 D触发器DFF2的输入端连接，第二 D触发器DFF2的输出端与第三D触发器DFF3的输入端连接，第三D触发器DFF3的输出端与第四D触发器DFF4的输入端连接，第四D触发器DFF4的输出端与第五D触发器DFF5的输入端连接，第五D触发器DFF5的输出端与第六D触发器DFF6的输入端连接；第一 D触发器的输出为第一逻辑信号LE1、第二 D触发器的输出为第二逻辑信号LE2、第三D触发器的输出为第三逻辑信号LE3、第四D触发器的输出为第四逻辑信号LE4、第五D触发器的输出为第五逻辑信号LE5,第六D触发器的输出为第六逻辑信号LE6。
[0065]第一逻辑信号LE1、第二逻辑信号LE2和第三逻辑信号LE3分别与第五与非门NAND5的三个输入端连接，第四逻辑信号LE4、第五逻辑信号LE5和第六逻辑信号LE6分别与第六与非门NAND6的三个输入端连接，同时第五与非门NAND5和第六与非门NAND6的输出分别与第一或非门NORl的第一输入端El和第二输入端E2连接，第一或非门NORl的输出与第二或非门N0R2的第一输入端Fl连接；
[0066]第一逻辑信号LEl和第二逻辑信号LE2分别与异或门XOR的两个输入端连接，其输出与第二或非门N0R2的第二输入端F2连接；第二或非门N0R2的输出与第一 D触发器DFFl的输入端连接；
[0067]由基本振荡器逻辑3输出的时钟信号CLK经过分频模块FDIV实现32分频，经过分频后的信号充当六个D触发器的时钟驱动信号，在所述时钟驱动信号的作用下，抖频控制逻辑4产生第一逻辑信号LE1、第二逻辑信号LE2和第三逻辑信号LE3，这三个逻辑信号分别与受控周期电流源5的三个输入端ctll、ctl2和ctl3连接。
[0068]參照图6，所述的受控周期电流源5，包含三个电流开关Kl、K2、K3以及第ニ电流源12、第三电流源13、第四电流源14、第五电流源15，其中第二电流源12的电流远大于其它电流源的电流；
[0069]第二电流源12的输入端连接电源VDD，其输出端为IOUT ;第三电流源13的输入端连接电源VDD，其输出端经过第一电流开关Kl与输出端IOUT连接；第四电流源14的输入端连接电源VDD，其输出端经过第二电流开关K2与输出端IOUT连接；第五电流源15的输入端连接电源VDD，其输出端经过第三电流开关K3与输出端IOUT连接；由输出端IOUT输出的电流作为电容C的充电电流；
[0070]第一电流开关Kl的控制电压信号是ctll，控制电压信号ctll与抖频控制逻辑4输出的第一逻辑信号LEl连接；
[0071]第二电流开关K2的控制电压信号是ctl3，控制电压信号ctl2与抖频控制逻辑4输出的第二逻辑信号LE2连接；
[0072]第三电流开关K3的控制电压信号是ctl3，控制电压信号ctl3与抖频控制逻辑4输出的第三逻辑信号LE3连接；由于这三个逻辑信号具有周期性，因此三个电流开关K1、K2、K3周期性地导通和关断；由于第二电流源12始終处于导通状态，所以输出端IOUT输出的电流周期性地在第二电流源12的电流值附近做增减变化，导致时钟信号CLK的频率周期性地在ー个频率值附近变动，实现频率抖动。
[0073]本发明自适应开关频率调整电路的工作原理如下:
[0074]參照图7，区间a为系统正常带载时，外部反馈电压FB高于外部高阈值电压V_H，此时第一比较逻辑信号A输出为低电平,第二比较逻辑信号B输出为高电平,第一选通开关Sffl打开，第二选通开关SW2和第三选通开关SW3关闭，此时基本振荡器逻辑中比较器的低阈值电压为外部基准电压VI，高阈值电压V3是外部的ー个固定的基准电压，此时系统的エ
作频率为最高工作频率。
[0075]当系统负载逐渐减小时，外部反馈电压FB电压将逐渐降低，对应于图7中的b区间，在此区间中外部反馈电压FB大于外部低阈值电压V_L且小于外部高阈值电压V_H，第一比较逻辑信号A和第二比较逻辑信号B均输出高电平，此时第二选通开关SW2导通，第一选通开关SWl和第三选通开关SW3关断，等效反馈电压FB_IN被传输到阈值选择模块的输出端0UT，作为基本振荡器逻辑中的低阈值比较电压，在此区间内随着系统负载的减小，外部反馈电压FB逐渐降低，等效反馈电压FB_IN逐渐减小，因此基本振荡器逻辑中的低阈值比较电压逐渐下降，因此在该区间系统的开关频率随着负载的减小而逐渐降低。
[0076]当负载进ー步减小时,反馈电压FB进ー步降低,考虑到如果时钟频率持续减小将会进入音频范围，产生可以听到的噪声，为了避免这种现象的出现，需限定系统的最低开关频率。实现方式为当FB〈V_L后，第三选通开关SW3导通，第一和第二选通开关SWl和SW2关闭，低阈值比较电压的最小值被设定为外部基准电压V2，此时系统的最小开关频率随之确定，如区间c所示。
[0077]由上述工作原理表明，当外部反馈电压FB高于高阈值比较电压V_H吋，电路工作在高固定频率；当外部反馈电压FB低于低阈值比较电压V_L时，电路工作在ー个稍高于音频上限20KHz的低固定频率；当外部反馈电压FB电压处于二者之间时，系统将根据负载变化对时钟频率做动态调整，可降低开关损耗，获得较高转换效率。
[0078]以上仅是本发明的ー个最佳实例，不构成对本发明的任何限制，显然在本发明的构思下，可以对其电路进行不同的变更与改进，但这些均在本发明的保护之列。
【权利要求】
1.一种自适应开关频率调整电路，其特征在于，包括: 模式判别模块(1)，用于通过检测反映负载状态的系统反馈电压，产生两个比较逻辑信号A和B,分别传输给到阈值选择模块(2); 阈值选择模块(2)，用于对两个比较逻辑信号A和B进行逻辑运算，产生三个选通控制信号SW1，SW2和SW3，通过这些控制信号从外部输入的三路信号V1，V2和FB中选出一路信号，输出至基本振荡逻辑(3)，作为该基本振荡逻辑的低阈值电压； 基本振荡器逻辑(3)，用于产生时钟信号CLK输出至抖频控制逻辑(4)，作为对该抖频控制逻辑的驱动信号； 抖频控制逻辑(4)，利用输入的时钟信号CLK作为其时钟驱动，输出一组周期性的伪随机码序列D、E、F给受控周期电流源(5)，控制其输出的电流大小； 受控周期电流源(5)，利用抖频控制逻辑(4)输出的伪随机码序列D，E，F产生一路周期性变动的充电电流，使时钟信号CLK在一个中心值附近周期变化。
2.根据权利要求1所述的自适应开关频率调整电路，其特征在于:所述的模式判别模块(1)，包括第一比较器CMPl和第二比较器CMP2 ； 该第一比较器CMPl的正相输入端连接外部高阈值电压V_H，其负相输入端连接反馈电压FB，其输出第一比较逻辑信号A ； 该第二比较器CMP2的正相输入端连接反馈电压FB，其负相输入端连接外部低阈值电压V_L，其输出第二比较逻辑信号B。`
3.根据权利要求1所述的自适应开关频率调整电路，其特征在于:所述阈值选择模块(2)，包括两个第一反相器(31)和第二反相器(32)，第一与非门(33)，第二与非门(34)和第三与非门(35)，以及第一选通开关(36)，第二选通开关(37)，第三选通开关(38)，第一 PMOS管MPl，第二 PMOS管MP2，第三PMOS管MP3和第一电流源II，其中: 第一反相器(31)，其输入端INl与模式判别模块(I)的第一比较逻辑信号A连接，其输出端与第一与非门(33)的第一输入端Al连接；第一与非门(33)的第二输入端A2与模式判别模块(I)输出的第二比较逻辑信号B连接,其输出电压信号SWl作为第一选通开关(36)的控制信号； 第二反相器(32 )，其输入端IN2与模式判别模块(I)的第二比较逻辑信号B连接，其输出与第二与非门(35)的第二输入端C2连接；第二与非门(35)的第一输入端Cl第三与非门(34)的第一输入端BI连接，其输出电压信号SW3作为第三选通开关(38)的控制信号； 第三与非门(34),其第一输入端BI与第一反相器(31)的输入端INl连接,其第二输入端B2与第二反相器(32)的输入端IN2连接，其输出电压信号SW2作为第二选通开关(37)的控制信号； 第一 PMOS管MPl的源极以及第二 PMOS管MP2的源极皆与电源VDD连接，第一 PMOS管MPl的栅极与其漏极相连，其漏极连接第一电流源Il的上端，第一电流源Il的下端连接到地；第二 PMOS管MP2的栅极与第一 PMOS管MPl的栅极相连，第一 PMOS管MPl与第二 PMOS管MP2构成基本电流镜结构；第二 PMOS管MP2的漏极连接第三PMOS管MP3的源极，第三PMOS管MP3的漏极连接到地，其栅极连接外部反馈电压FB，其源极输出等效反馈电压FB_IN ； 第一选通开关(36)，其输入端连接外部基准电压Vl ;第二选通开关(37)的输入端与等效反馈电压FB_IN连接；第三选通开关(38)的输入端与外部基准电压V2连接；这三个选通开关的输出端连接在一起，构成输出端OUT。
4.根据权利要求1所述的自适应开关频率调整电路，其特征在于:所述基本振荡器逻辑(3 )，包含第三比较器CMP3和第四比较器CMP4，RS锁存器(41)，第三反相器(42 )和第四反相器(45)，第四与非门(43)，传输门(44)，缓冲器(46);其中: 第三比较器CMP3，其正相输入端通过电容C接地，其负相输入端与阈值选择模块(2)的输出端OUT连接，其输出与RS锁存器(41)的复位端R连接； 第四比较器CMP4，其正相输入端与外部基准电压V3连接，其负相输入端通过电容C接到地，其输出与RS锁存器(41)的置位端S连接； RS锁存器(41)，其输出与第三反相器(42)的输入端连接，第三反相器(42)的输出端为时钟信号CLK ;第四与非门(43)的两个输入端连接到一起并与第三反相器(42)的输出端连接，第四与非门(43)的输出与第四反相器(45)的输入端连接；传输门(44)的第一输入端IOl与外部电压VC连接，第二输入端102与缓冲器(46)的输出端连接；缓冲器(46)的输入端连接外部基准电压V3。
5.根据权利要求1 所述的自适应开关频率调整电路，其特征在于:所述抖频控制逻辑(4)，包含分频模块(51)，第一D触发器(52)，第二D触发器(53)，第三D触发器(54)，第四D触发器(55),第五D触发器(56),第六D触发器(57),第五与非门(58),第六与非门(59),第一或非门(511)，第二或非门(512)和异或门(510)，其中: 分频模块(51)，其输入端与基本振荡器逻辑(3)的输出信号CLK连接，其输出分别与第一 D触发器(52)、第二 D触发器(53)、第三D触发器(54)、第四D触发器(55)、第五D触发器(56)和第六D触发器(57)的时钟输入端连接；这六个D触发器串联连接，即第一 D触发器(52)的输出端与第二 D触发器(53)的输入端连接,第二 D触发器(53)的输出端与第三D触发器(54)的输入端连接，第三D触发器(54)的输出端与第四D触发器(55)的输入端连接，第四D触发器(55)的输出端与第五D触发器(56)的输入端连接,第五D触发器(56)的输出端与第六D触发器(57)的输入端连接；第一到第六D触发器的输出端依次为LE1、LE2、LE3、LE4、LE5 和 LE6 ； 第五与非门(58)米用三输入与非门，其三个输入端分别与第一到第三D触发器的输出端LEl~LE3连接；第六与非门(59)采用三输入与非门，其三个输入端分别与第四到第六D触发器的输出端LE4~LE6连接；第五与非门(58)的输出端与第一或非门(511)的第一输入端El连接，第六与非门(59)的输出端与第一或非门(511)的第二输入端E2连接； 异或门(510)的两个输入端分别与第五D触发器(56)的输出端LE5以及第六D触发器(57)的输出端LE6连接，异或门(510)的输出端与第二或非门(512)的第二输入端F2连接; 第一或非门(511)的输出端与第二或非门(512)的第一输入端Fl连接，第二或非门(512)的输出端与第一 D触发器(52)的输入端D连接。
6.根据权利要求1所述的自适应开关频率调整电路，其特征在于:所述受控周期电流源(5)，其包含三个电流开关K1、K2、K3和四个电流源12、13、14、15，其中: 第二电流源12的输入端与电源VDD连接； 第三电流源13的输入端与电源VDD连接，其输出端与第一电流开关Kl的输入端连接；第四电流源14的输入端与电源VDD连接，其输出端与第二电流开关K2的输入端连接；第五电流源15的输入端与电源VDD连接，其输出端与第三电流开关K3的输入端连接；三个电流开关K1、K2、K3的输出与第一电流源Il的输出连接到一起，一井构成输出端I OUT。
7.根据权利要求6所述的自适应开关频率调整电路，其特征在于:第一电流源12的电流远大于其他三个 电流源的电流。
【文档编号】H02M1/44GK103607112SQ201310643640
【公开日】2014年2月26日 申请日期:2013年12月1日 优先权日:2013年12月1日
【发明者】来新泉, 王泽宇, 刘从, 邵丽丽 申请人:西安电子科技大学