一种用于以太网供电的欠压保护电路的制作方法

一种用于以太网供电的欠压保护电路的制作方法
【专利摘要】本发明提供一种用于以太网供电的欠压保护电路，所述用于以太网供电的欠压保护电路包括：调节翻转门限电压的电阻分压电路，并产生第一输出电压和第二输出电压；电压选择电路，与电阻分压电路连接，从第一输出电压和第二输出电压选择出一个电压值；带隙比较电路，与电压选择电路连接，将电压选择电路选择的电压值或将防止电源电压的脉冲引起操作的保护电路的电压值作为输入电压，产生欠压保护电路UVLO信号；设置于电阻分压电路与带隙比较电路之间的反馈控制回路，在UVLO信号输出为高电平时，UVLO信号经过电压选择电路，输出较高的第一输出电压，UVLO信号输出为低电平，输出较低的第二输出电压。这样带隙比较器结构缩小了电路面积和加快了电路的响应速度。
【专利说明】
【技术领域】
[0001] 本发明涉及保护电路领域，特别是涉及一种用于以太网供电的欠压保护电路。 -种用于以太网供电的欠压保护电路

【背景技术】
[0002] 近年来随着互联网语音协议VoIP和无线局域网络WLAN的应用越来越广泛，通过 以太网本身来提供电力的需求越来越迫切，以太网供电P〇E技术在传输数据的同时，还可 以提供电力支持，因此得到了迅速推广，P〇E技术被越来越多的应用于网络设备。
[0003] 正是由于PoE技术的广泛使用，人们对其稳定性的要求也越来越高，以保证PoE电 源在电压波动的情况下还能正常工作。当供电设备PSE完成对受电设备ro的检测、分级之 后，获知了 ro的确切电源功率级别，PSE会将馈送电压升高，开始为ro供电，从而实现电源 电压从零开始缓慢上升；当电源电压充电到芯片的开启电压后，电路正常工作；由于内部 模块的工作，此时系统的负载电流变大，芯片电源电压会产生波动，特别是芯片高压区供电 电压波动会较大。如果电源电压过低会造成很大的功率损耗，因此为了保证高压集成电路 在芯片开启后能稳定工作，同时也为了避免芯片波动系统的损害，我们一般引入欠压保护 电路对芯片电源电压进行监控。
[0004] 目前，比较通用的欠压保护电路如图1所示，该欠压保护电路包括电源分压器、基 准电压源、比较器和逻辑电路。芯片通过电源分压器采样电源电压，当采样电压VI超过开 启电压v_ K，UVL0翻转为低电平，芯片启动；当采样电压V2低于电源电压VDD (off)，欠压 保护电路UVL0信号翻转为高电平，芯片关断。该欠压保护电路使用独立的基准电压源和比 较器，导致响应时间较长，占用较大面积以及功耗大。


【发明内容】

[0005] 本发明的目的在于提供一种用于以太网供电的欠压保护电路，解决传统欠压电路 使用独立的基准电压源和比较器，导致响应时间较长，占用面积较大以及功耗大的问题。
[0006] 为了解决上述技术问题，本发明实施例提供的一种用于以太网供电的欠压保护电 路，其中，包括：
[0007] 用于调节翻转门限电压的电阻分压电路，并产生第一输出电压和第二输出电压；
[0008] 电压选择电路，与所述电阻分压电路连接，从所述第一输出电压和所述第二输出 电压选择出一个电压值；
[0009] 带隙比较电路，与所述电压选择电路连接，用于将所述电压选择电路选择的所述 电压值或者将防止电源电压的脉冲引起操作的保护电路的电压值作为输入电压，产生一欠 压保护电路UVL0信号；
[0010] 设置于所述电阻分压电路与所述带隙比较电路之间的反馈控制回路，用于在所述 UVL0信号输出为高电平时，所述UVL0信号经过所述电压选择电路，输出较高的所述第一输 出电压，所述UVL0信号输出为低电平时，输出较低的所述第二输出电压。
[0011] 其中，所述的用于以太网供电的欠压保护电路还包括：偏置电路，其中所述偏置电 路包括：第一偏置电路和比较电压产生电路；
[0012] 其中所述第一偏置电路包括：第三十PM0S晶体管（M0)、第二PM0S晶体管（M2)、第 三PM0S晶体管（M3)、第一 PM0S晶体管（Ml)和第四电容（C4)，
[0013] 其中所述第三十PM0S晶体管（M0)栅极接地，所述第三十PM0S晶体管（M0)的源 极和衬底连接于内部电源电压（V。。)，所述第三十PM0S晶体管（M0)的漏极与所述第二PM0S 晶体管（M2)的漏极连接，所述第二PM0S晶体管（M2)的漏极连接于所述第二PM0S晶体管 (M2)的栅极上；
[0014] 所述第二PM0S晶体管（M2)的源极和衬底接地；
[0015] 所述第三PM0S晶体管（M3)的源极和衬底接地；
[0016] 所述第三PM0S晶体管（M3)的栅极通过所述第四电容（C4)接地，所述第二PM0S 晶体管（M2)的栅极和所述第三PM0S晶体管的栅极（M3)为所述带隙比较电路提供第一偏 置电流（inpl);
[0017] 所述第二PM0S晶体管（M2)的栅极通过二极管与所述第一 PM0S晶体管（Ml)的栅 极连接，所述第一 PM0S晶体管（Ml)的漏极与所述第三PM0S晶体管（M3)的漏极相连，所述 第一 PM0S晶体管（Ml)的源极和衬底连接于所述内部电源电压（Vrc)，所述第一 PM0S晶体 管（Ml)的栅极提供所述第一偏置电流（inpl);
[0018] 其中所述比较电压产生电路包括：第六PM0S晶体管（M6)、第七PM0S晶体管（M7)、 第八PM0S晶体管（M8)、第九PM0S晶体管（M9)和第一电容（C1)，所述第一偏置电路的所述 第一 PM0S晶体管（Ml)与所述第六PM0S晶体管（M6)形成镜像电流源，所述第一 PM0S晶体 管（Ml)的栅极提供的所述第一偏置电流（inpl)给所述第六PM0S晶体管（M6)的栅极；
[0019] 所述第六PM0S晶体管（M6)的源极和衬底连接于所述内部电源电压（Vcc)，所述 第七PM0S晶体管（M7)的源极和衬底连接于所述内部电源电压（V rc)，所述第七PM0S晶体 管（M7)的栅极与所述带隙比较电路的第十五PM0S晶体管（M15)的栅极连接，所述第十五 PM0S晶体管M15栅极产生自偏置电压Vbias，所述第七PM0S晶体管（M7)的漏极与所述第六 PM0S晶体管（M6)的漏极连接，所述第七PM0S晶体管（M7)的漏极与所述第八PM0S晶体管 (M8)的源极连接，所述第八PM0S晶体管（M8)的衬底连接于所述第八PM0S晶体管（M8)的 源极，且所述第六PM0S晶体管（M6)的漏极输出第二偏置电压（V bias2);
[0020] 所述第八PM0S晶体管的漏极（M8)与所述第八PM0S晶体管（M8)的栅极短接，所 述第八PM0S管的漏极（M8)连接于所述第九PM0S管（M9)的源极，所述第九PM0S管（M9) 的衬底连接于所述第九PM0S管（M9)的源极；
[0021] 所述第九PM0S管（M9)的栅极和所述第九PM0S管（M9)的漏极通过第一电容（C1) 接地。
[0022] 进一步的，所述电阻分压电路包括：第三电阻（R3)，第四电阻（R4)和第五电阻 (R5)，其中所述第三电阻（R3) -端连接于所述电源电压（VDD)，且所述第三电阻（R3)另一 端串联于所述第四电阻（R4)的一端，所述第三电阻（R3)与所述第四电阻（R4)之间形成所 述第一输出电压（VI)，所述第一输出电压（VI)作为所述电压选择电路的输入电压；
[0023] 所述第五电阻（R5) -端串联于所述第四电阻（R4)的另一端，且所述第五电阻 (R5)的另一端接地，所述第四电阻（R4)与所述第五电阻（R5)之间形成所述第二输出电压 (V2)，所述第一输出电压（V2)作为所述电压选择电路的输入电压。
[0024] 进一步的，所述电压选择电路包括：第四PM0S晶体管（M4)、第五PM0S晶体管（M5) 和第一反相器（INV1)，
[0025] 其中所述第五PM0S晶体管（M5)的栅极连接于所述第一反相器（INV1)的输入端；
[0026] 所述第四PM0S晶体管（M4)的栅极连接于所述第一反相器（INV1)的输出端；
[0027] 所述第四PM0S晶体管（M4)的漏极与所述电阻分压电路的所述第二输出电压（V2) 连接；
[0028] 所述第五PM0S晶体管（M5)的漏极与所述电阻分压电路的所述第一输出电压（VI) 连接；
[0029] 所述第五PM0S晶体管（M5)的源极连接于第四PM0S晶体管（M4)的源极，且所述第 五PM0S晶体管（M5)的衬底与第四PM0S晶体管（M4)的衬底串联在一起，所述第五PM0S晶 体管（M5)的衬底连接于所述第五PM0S晶体管（M5)的源极，且所述第五PM0S晶体管（M5) 的源极与所述带隙比较电路的第十二PM0S晶体管（M12)的栅极连接，由所述第五PM0S晶 体管（M5)的源极输出所述电压选择电路的输出电压（Vin)，所述输出电压（Vin)作为所述 带隙比较电路提供输入电压。
[0030] 进一步的，所述防止所述电源电压（vDD)的脉冲引起操作的保护电路包括：与所述 带隙比较电路的所述第十二PM0S晶体管（M12)并联的第十三PM0S晶体管（M13)、第十一 PM0S晶体管（Mil)和第十PM0S晶体管（M10)，
[0031] 其中所述第i^一 PM0S晶体管（Mil)和所述第十PM0S晶体管（M10)均并联在所述 内部电源电压（Vrc)和所述第十三PM0S晶体管（M13)的源极之间，其中所述第十一 PM0S晶 体管（Mil)的源极和衬底连接于所述内部电源电压（V。。)，所述第十一PM0S晶体管（Mil)的 漏极与所述第十三PM0S晶体管（M13)的源极连接，所述第十一 PM0S晶体管（Mil)的漏极 与所述第十三PM0S晶体管（M13)的源极，所述第十一 PM0S晶体管（Mil)的栅极与所述第 一偏置电路的第一 PM0S晶体管（Ml)的栅极连接，所述第十一 PM0S晶体管（Mil)产生第四 镜像电流源支路的第四镜像电流（IC4);
[0032] 所述第十PM0S晶体管（M10)的源极和衬底连接于所述内部电源电压（V。。)，所述第 十PM0S晶体管（M10)的漏极连接于所述第十三PM0S晶体管（M13)的源极，所述第十PM0S 晶体管（M10)的漏极产生第五镜像电流支路的第五镜像电流（IC5);
[0033] 所述第十三PM0S晶体管（M13)漏极与所述第十二PM0S晶体管（M12)漏极并联接 地，所述第十三PM0S晶体管（M13)的栅极接入第二偏置电压（V bias2)与所述第十二PM0S晶 体管（M12)的栅极接入的输入电压作比较，所述第十三PM0S晶体管（M13)的源极并联于所 述第十二PM0S晶体管（M12)的源极，所述第十三PM0S晶体管（M13)的衬底连接于所述第 十三PM0S晶体管（M13)的源极，所述第十二PM0S晶体管（M12)的衬底连接于所述第十二 PM0S晶体管（M12)的源极，所述第二偏置电压（Vbias2)与所述输入电压比较后由所述第十二 PM0S晶体管（M12)的源极输出电压。
[0034] 进一步的，所述带隙比较电路包括：产生基准电压的带隙基准结构、产生电流源支 路电流的负载电路、第二级输出电路、启动钳位电路和逻辑电路。
[0035] 进一步的，所述逻辑电路包括施密特触发器（SMT)和第二反相器（INV2)，
[0036] 其中，所述施密斯触发器（SMT)的输入端与所述带隙比较电路的所述第二级输出 电路的所述第十九PM0S晶体管（M19)的漏极的输出端连接，经所述第二反相器（INV2)后 输出所述欠压保护电路的UVLO信号，且所述第二反相器（INV2)与所述第一反相器（INV1) 连接，将所述UVL0信号反馈给所述第一反相器（INV1)的输入端。
[0037] 进一步的，所述带隙基准结构包括：第十四PM0S晶体管（M14)、第十七PM0S晶体 管（M17)、第一三极管（Q1)、第二三极管（Q2)、第一电阻（R1)和第二电阻（R2)，
[0038] 其中，所述第十四PM0S晶体管（M14)的源极和衬底连接于所述内部电源电压 (V cc)；
[0039] 所述第十四PM0S晶体管（M14)的漏极连接于所述第十七PM0S晶体管（M17)的源 极，所述第十七PM0S晶体管（M17)的衬底连接于所述第十七PM0S晶体管（M17)的源极；
[0040] 所述第十四PM0S晶体管（M14)的栅极与所述第一偏置电路的所述第一 PM0S晶体 管（Ml)的栅极连接，且产生第三镜像电流源支路的第三镜像电流（IC3);
[0041] 所述第二三极管（Q2)的基极与第十三PM0S晶体管（M13)的源极连接，所述第 二三极管（Q2)的基极与所述第一三极管（Q1)的基极连接作为比较电压输入端；
[0042] 所述第二三极管（Q2)的集电极与所述负载电路的第十五PM0S晶体管（M15)的漏 极连接，产生第二镜像电流源支路的第二镜像电流（W ;
[0043] 所述第一三极管（Q1)的集电极与所述负载电路的第十六PM0S晶体管（M16)的漏 极连接，产生第一镜像电流源支路的第一镜像电流（Ι α);
[0044] 所述第二三极管（Q2)的发射极经所述第二电阻（R2)连接到所述第一三极管（Q1) 的发射极，所述第一三极管（Q1)的发射极经所述第一电阻（R1)连接的第十七PM0S晶体管 (Μ17)的源极，第十七PM0S晶体管（Μ17)的衬底连接于所述第十七PM0S晶体管（Μ17)的源 极，第十七PM0S晶体管（Μ17)的栅极和漏极均接地。
[0045] 进一步的，所述产生电流源支路电流的负载电路包括：
[0046] 第十六PM0S晶体管（Μ16)、第十五PM0S晶体管（Μ15)和第二电容（C2);
[0047] 其中所述第十六PM0S晶体管Μ16与所述第十五PM0S晶体管Μ15形成镜像电流源， 所述第十五PM0S晶体管Μ15栅极产生的自偏置电压V bias输入到第十六PM0S晶体管Μ16的 栅极，所述第十六PM0S晶体管（M16)的源极和衬底连接于所述内部电源电压（V。。）；
[0048] 所述第十五PM0S晶体管（M15)的源极和衬底连接于所述内部电源电压（Vcc)，所 述第十五PM0S晶体管（M15)的栅极连接于所述第十五PM0S晶体管（M15)的漏极，所述第 十五PM0S晶体管（M15)的栅极与所述比较电压产生电路的第七PM0S晶体管（M7)的栅极 连接；
[0049] 所述第十五PM0S晶体管（M15)与所述第十PM0S晶体管（M10)形成镜像电流源， 所述第十五PM0S晶体管M15栅极产生的自偏置电压V bias输入到第十PM0S晶体管M10的栅 极。
[0050] 进一步的，所述第二级输出电路包括：第十九PM0S晶体管（M19)、第二十PM0S晶 体管（M20)、第二i^一 PM0S晶体管（M21)和第二十九PM0S晶体管（M29)，其中所述第十五 PM0S晶体管（M15)与所述第二十九PM0S晶体管（M29)形成镜像电流源，所述第二十九 PM0S晶体管（M29)的源极和衬底连接于所述内部电源电压（VJ，所述第二十九PM0S晶体 管（M29)的漏极与所述第二十PM0S晶体管（M20)的漏极连接，所述第十五PM0S晶体管M15 栅极产生的自偏置电压V bias输入到第二十九PM0S晶体管M29的栅极，产生第六镜像电流支 路的第六镜像电流（IC6);
[0051] 所述第二十PM0S晶体管（M20)与所述第二i^一 PM0S晶体管（M21)形成镜像电流 源，所述第二十PM0S晶体管（M20)产生第七镜像电流（1")，所述第二十PM0S晶体管（M20) 的栅极与所述第二十一 PM0S晶体管（M21)的栅极连接，所述第二十PM0S晶体管（M20)的 栅极与所述第二十PM0S晶体管（M20)的漏极连接，所述第二十PM0S晶体管（M20)的源极 和衬底接地，所述第二i^一 PM0S晶体管（M21)的源极和衬底接地，所述第二十PM0S晶体管 (M20)产生第八镜像电流（IC8);
[0052] 所述第十九PM0S晶体管（M19)的栅极与所述带隙基准结构的所述第一三极管 (Q1)的集电极连接，所述第十九PM0S晶体管（M19)的源极和衬底连接于所述内部电源电压 (V cc)，所述第十九PM0S晶体管（M19)的漏极与所述第二i^一 PM0S晶体管（M21)的漏极连 接，产生第二级输出电路的输出电压。
[0053] 进一步的，所述启动钳位电路包括：第十八PM0S晶体管（M18)，第二十二PM0S晶 体管（M22)，第二十三PM0S晶体管（M23)，第二十四PM0S晶体管（M24)，第二十五PM0S晶体 管（M25)，第二十六PM0S晶体管（M26)，第二十七PM0S晶体管（M27)，第二十八PM0S晶体管 (M28)，第三电容（C3)和第五电容（C5)，
[0054] 其中所述第十八PM0S晶体管（M18)的漏极与所述第二级输出电路的所述第十九 PM0S晶体管（M19)的栅极连接，所述第十九PM0S晶体管（M19)的漏极并联于一接地所述第 五电容（C5);所述第十八PM0S晶体管（M18)的源极和衬底连接于所述内部电源电压（V cc)， 所述第十八PM0S晶体管（M18)的栅极与所述第二十七PM0S晶体管（M27)的漏极的连接；
[0055] 所述第二十二PM0S晶体管（M22)的源极和衬底连接于所述内部电源电压（Vcc)， 所述第二十二PM0S晶体管（M22)的栅极与所述第一偏置电路连接的第一PM0S晶体管（Ml) 的栅极连接，所述第二十二PM0S晶体管（M22)的漏极与所述第二十五PM0S晶体管（M25) 的源极连接；
[0056] 所述第二十五PM0S晶体管（M25)的衬底连接于所述内部电源电压（Vrc)，所述第 二十五PM0S晶体管（M25)的漏极与所述第二十六PM0S晶体管（M26)的漏极连接，所述第 二十五PM0S晶体管（M25)的漏极与所述第二十三PM0S晶体管（M23)的栅极连接，所述第 二十五PM0S晶体管（M25)的栅极与所述第二十六PM0S晶体管（M26)的栅极连接，且所述 第二十六PM0S晶体管（M26)的栅极通过所述第三电容（C3)接地；
[0057] 所述第二十六PM0S晶体管（M26)的源极和衬底接地；
[0058] 所述第二十三PM0S晶体管（M23)的漏极并联于所述第二级输出的所述第十九 PM0S晶体管（M19)的漏极，所述第二十三PM0S晶体管（M23)的衬底接地，所述第二十三 PM0S晶体管（M23)的源极与所述第二十四PM0S晶体管（M24)的漏极连接；
[0059] 所述第二十四PM0S晶体管（M24)的源极和衬底接地，所述第二十四PM0S晶体管 (M24)的栅极与所述第一偏置电路的所述第二PM0S晶体管M2的栅极相连；
[0060] 所述第二十七PM0S晶体管（M27)的源极和衬底连接于所述内部电源电压（Vcc)， 所述第二十七PM0S晶体管（M27)的栅极与所述比较电压产生电路的所述第七PM0S晶体 管（M7)的栅极连接，所述第二十七PM0S晶体管（M27)的漏极与所述第二十八PM0S晶体管 (M28)漏极连接，所述第二十六PM0S晶体管（M26)的栅极并联于所述第二十八PM0S晶体管 (M28)漏极；
[0061] 所述第二十八PM0S晶体管（M28)的源极和衬底接地，所述第二十八PM0S晶体管 (M28)的栅极与所述第一偏置电路所述第一 PMOS晶体管M2的栅极相连。
[0062] 本发明的上述技术方案的有益效果如下：
[0063] 本发明的方案中，通过电阻分压电路产生两个电压值，由电压选择电路选择一个 电压值作为带隙比较电路的输入电压，通过与保护电路的电压值相比来防止电源电压的脉 冲引起操作，同时通过带隙比较电路产生一欠压保护电路UVL0信号后，由反馈控制回路返 回UVL0信号来监控UVL0信号的高低电平，以保护后续模块启动的安全性，这样通过带隙比 较电路实现了带隙基准电路和比较器的功能，在优化了电路结构、缩小电路面积、降低功耗 的同时，还加快了电路的响应速度。实现对P〇E接口和固定的直流电压变换为可变的直流 电压的直流斩波器DC/DC控制器电源电压进行监控，同时为了实现高转换效率和得到随输 入电压和温度的变化均很小的翻转门限电压。

【专利附图】

【附图说明】
[0064] 图1为现有技术的通用的欠压保护电路图；
[0065] 图2为本发明实施例的电流Ια、电流1。2与输入电压V D的关系图；
[0066] 图3为本发明实施例的欠压保护电路的示意框图；
[0067] 图4为本发明实施例的欠压保护电路的电路图。
[0068] 附图标记说明：
[0069] 1-电阻分压电路，2-电压选择电路，3-带隙比较电路，31-带隙基准结构，32-逻辑 电路,4-偏置电路。

【具体实施方式】
[0070] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0071] 本发明针对现有技术中传统欠压电路使用独立的基准电压源和比较器，导致响应 时间较长，占用面积较大以及功耗大的问题，提供一种用于以太网供电的欠压保护电路，通 过具有将比较器和基准电压源做成一个带隙比较电路3电路，使欠压保护电路具有更快的 翻转速度，并且功耗很低，并且通过保护电路的存在，防止了电源电压V DD脉冲引起误操作。
[0072] 需要说明的是本发明的VDD为芯片外接电源引脚，VDD经过内部低压源产生电路产 生内部电源电压V cc。
[0073] 如图2至图4所示，本发明实施例提供的用于以太网供电的欠压保护电路，其中， 包括：
[0074] 用于调节翻转门限电压的电阻分压电路1，并产生第一输出电压和第二输出电 压；
[0075] 电压选择电路2,与所述电阻分压电路1连接，从所述第一输出电压和所述第二输 出电压选择出一个电压值；
[0076] 带隙比较电路3,与所述电压选择电路2连接，用于将所述电压选择电路2选择的 所述电压值或者将防止电源电压的脉冲引起操作的保护电路的电压值作为输入电压，产生 一欠压保护电路UVL0信号；
[0077] 设置于所述电阻分压电路1与所述带隙比较电路3之间的反馈控制电路，用于在 所述UVLO信号输出为高电平时，所述UVLO信号经过所述电压选择电路2,输出较高的所述 第一输出电压，所述UVL0信号输出为低电平时，输出较低的所述第二输出电压。
[0078] 所述电压选择电路2选择电阻分压电路1的电压值或者选择防止电源电压的脉冲 引起操作的保护电路的电压值作为带隙比较电路3的输入电压，产生欠压保护电路UVL0信 号后，通过反馈控制回路将UVL0信号返回给电压选择电路2，然后电压选择电路2可以选择 电压值较高的第一输出电压或者输出较低的第二输出电压作为带隙比较电路3的输入，并 在带隙比较电路3的输出欠压保护电路UVL0信号为低电平时，芯片内部基本模块不启动， 起到欠压保护的目的；在带隙比较电路3的输出欠压保护电路UVL0信号为高电平时，芯片 启动，内部基本模块启动。这样将比较器与基准电压源相结合，组成的带隙比较电路3,电 路结构明显简化，减小了面积，降低了成本；再经过欠压保护电路翻转门限电压可调且温漂 小；当电源电压出现欠压时，不产生基准电压，节省了大量待机功耗。
[0079] 为了给带隙比较电路3供电，因此本发明实施例的用于以太网供电的欠压保护电 路中，还包括：
[0080] 偏置电路4,其中所述偏置电路4包括：第一偏置电路和比较电压产生电路；
[0081] 其中所述第一偏置电路包括：第三十PM0S晶体管M0、第二PM0S晶体管M2、第三 PM0S晶体管M3、第一 PM0S晶体管（Ml)和第四电容C4,其中所述第三十PM0S晶体管M0栅极 接地，所述第三十PM0S晶体管M0的源极和衬底连接于内部电源电压V。。，所述第三十PM0S 晶体管M0的漏极与所述第二PM0S晶体管M2的漏极连接，所述第二PM0S晶体管M2的漏极 连接于所述第二PM0S晶体管M2的栅极上；其中所述第三十PM0S晶体管M0的栅极接地，源 极和衬底连接于电源电压V#则所述第三十PM0S晶体管M0处于常通状态；
[0082] 所述第二PM0S晶体管M2的源极和衬底接地；
[0083] 所述第三PM0S晶体管M3的源极和衬底接地；
[0084] 所述第三PM0S晶体管M3的栅极通过第四电容C4接地，所述第二PM0S晶体管M2 的栅极和所述第三PM0S晶体管的栅极M3为所述带隙比较电路3提供第一偏置电流inpl ;
[0085] 所述第二PM0S晶体管M2的栅极通过二极管与所述第一 PM0S晶体管Ml的栅极连 接，所述第一 PM0S晶体管Ml的漏极与所述第三PM0S晶体管M3的漏极相连，所述第一 PM0S 晶体管Ml的源极和衬底连接于所述内部电源电压，所述第一 PM0S晶体管Ml的栅极提 供所述第一偏置电流inpl ;
[0086] 其中所述比较电压产生电路包括：第六PM0S晶体管M6、第七PM0S晶体管M7、第八 PM0S晶体管M8、第九PM0S晶体管M9和第一电容C1，所述第一偏置电路的所述第一 PM0S晶 体管Ml与所述第六PM0S晶体管M6形成镜像电流源，所述第一 PM0S晶体管Ml的栅极提供 的所述第一偏置电流inpl给所述第六PM0S晶体管M6的栅极；
[0087] 所述第六PM0S晶体管M6的源极和衬底连接于所述内部电源电压V。。，所述第七 PM0S晶体管M7的源极和衬底连接于所述内部电源电压，所述第七PM0S晶体管（M7)的 栅极与所述带隙比较电路3的第十五PM0S晶体管（M15)的栅极连接，所述第十五PM0S晶 体管M15栅极产生自偏置电压V bias，所述第七PM0S晶体管M7的漏极与所述第六PM0S晶体 管M6的漏极连接，所述第七PM0S晶体管M7的漏极与所述第八PM0S晶体管M8的源极连接， 所述第八PM0S晶体管M8的衬底连接于所述第八PM0S晶体管M8的源极，且所述第六PM0S 晶体管M6的漏极输出第二偏置电压Vbias2 ;
[0088] 所述第八PM0S晶体管的漏极M8与所述第八PM0S晶体管M8的栅极短接，所述第 八PM0S管的漏极M8连接于所述第九PM0S管M9的源极，所述第九PM0S管M9的衬底连接 于所述第九PM0S管M9的源极；
[0089] 所述第九PM0S管M9的栅极和所述第九PM0S管M9的漏极通过第一电容C1接地。
[0090] 上述当芯片上电后，第六PM0S晶体管M6镜像电流源快速给第一电容C1充电，当 带隙比较电路3启动，第七PM0S晶体管M7导通，给第一电容C1充电的电流增加后，第二偏 置电压Vbias2更加快速的充电。如果电源电压VDD上升的比较慢，那么第二偏置电压V bias2的 电压上升的比输出电压Vin快，VD主要受输出电压Vin控制，即翻转点由输出电压Vin控 制；但是当电源电压V DD产生一脉冲，电源电压VDD急速上升，输出电压Vin上升的比第二偏 置电压Vbias2快，那么此时，V D的电压由第二偏置电压Vbias2决定，当它上升到某固定值时，使 带隙比较电路3翻转，下降沿亦是如此，因此防止了电源电压V DD因为脉冲而引起误操作。
[0091] 为了采样电源电压VDD，因此本发明实施例的用于以太网供电的欠压保护电路中， 所述电阻分压电路1包括：第三电阻R3，第四电阻R4和第五电阻R5，其中所述第三电阻R3 一端连接于所述电源电压V DD，且所述第三电阻R3另一端串联于所述第四电阻R4的一端， 所述第三电阻R3与所述第四电阻R4之间形成所述第一输出电压VI，所述第一输出电压VI 作为所述电压选择电路2的输入电压；
[0092] 所述第五电阻R5 -端串联于所述第四电阻R4的另一端，且所述第五电阻R5的另 一端接地，所述第四电阻R4与所述第五电阻R5之间形成所述第二输出电压V2,所述第一输 出电压V2作为所述电压选择电路2的输入电压。
[0093] 通过调节电阻分压电路1的分压电阻也可以调节上下翻转门限电压，带隙比较电 路3的输出信号UVL0又返回到电压选择电路2 ;当UVL0信号翻转时，电压选择电路2也随 之翻转，从分压电阻中，输出的信号Vin也随之改变，此信号既是UVL0电路的输入信号，也 可以是V DD信号的分压的Vin，因此翻转门限电压随之改变。
[0094] 本发明的又一实施例的用于以太网供电的欠压保护电路中，所述电压选择电路2 包括：第四PM0S晶体管M4、第五PM0S晶体管M5和第一反相器INV1，
[0095] 其中所述第五PM0S晶体管M5的栅极连接于所述第一反相器INV1的输入端；
[0096] 所述第四PM0S晶体管M4的栅极连接于所述第一反相器INV1的输出端；
[0097] 所述第四PM0S晶体管M4的漏极与所述电阻分压电路1的所述第二输出电压V2 连接；
[0098] 所述第五PM0S晶体管M5的漏极与所述电阻分压电路1的所述第一输出电压VI 连接；
[0099] 所述第五PM0S晶体管M5的源极连接于第四PM0S晶体管M4的源极，且所述第五 PM0S晶体管M5的衬底与第四PM0S晶体管M4的衬底串联在一起，所述第五PM0S晶体管M5 的衬底连接于所述第五PM0S晶体管M5的源极，且所述第五PM0S晶体管M5的源极与所述 带隙比较电路3的第十二PM0S晶体管M12的栅极连接，由所述第五PM0S晶体管M5的源极 输出所述电压选择电路的输出电压（Vin)，所述输出电压（Vin)作为所述带隙比较电路3提 供输入电压。
[0100] 为了防止所述电源电压VDD的脉冲引起操作，因此本发明实施例的用于以太网供 电的欠压保护电路中，所述防止所述电源电压V DD的脉冲引起操作的保护电路包括：与所述 带隙比较电路3的所述第十二PMOS晶体管M12并联的第十三PMOS晶体管M13、第i^一PM0S 晶体管（Mil)和第十PM0S晶体管（M10)，
[0101] 其中所述第十一 PM0S晶体管（Mil)和所述第十PM0S晶体管（M10)均并联在所述 内部电源电压（Vrc)和所述第十三PM0S晶体管（M13)的源极之间，其中所述第十一 PM0S晶 体管（Mil)的源极和衬底连接于所述内部电源电压（V。。)，所述第十一PM0S晶体管（Mil)的 漏极与所述第十三PM0S晶体管（M13)的源极连接，所述第十一 PM0S晶体管（Mil)的漏极 与所述第十三PM0S晶体管（M13)的源极，所述第十一 PM0S晶体管（Mil)的栅极与所述第 一偏置电路的第一 PM0S晶体管（Ml)的栅极连接，所述第十一 PM0S晶体管（Mil)产生第四 镜像电流源支路的第四镜像电流（IC4);
[0102] 所述第十PM0S晶体管（M10)的源极和衬底连接于所述内部电源电压（V。。)，所述第 十PM0S晶体管（M10)的漏极连接于所述第十三PM0S晶体管（M13)的源极，所述第十PM0S 晶体管（M10)的漏极产生第五镜像电流支路的第五镜像电流（Ira);其中所述第十PM0S晶 体管M10加速了电源电压到达上升门限电压时带隙比较电路3电平翻转速度，减小了比较 器的响应时间，所述第十一 PM0S晶体管Mil提供的偏置电流为第四镜像电流IC4。
[0103] 所述第十三PM0S晶体管M13漏极与所述第十二PM0S晶体管M12漏极并联接地， 所述第十三PM0S晶体管M13的栅极接入第二偏置电压V bias2与所述第十二PM0S晶体管M12 的栅极接入的输入电压作比较，所述第十三PM0S晶体管M13的源极并联于所述第十二PM0S 晶体管M12的源极，所述第十三PM0S晶体管M13的衬底连接于所述第十三PM0S晶体管M13 的源极，所述第十二PM0S晶体管M12的衬底连接于所述第十二PM0S晶体管M12的源极，所 述第二偏置电压V bias2与所述输入电压比较后由所述第十二PM0S晶体管M12的源极输出电 压。
[0104] 本发明未将电阻分压电路1输出直接输入到带隙比较电路3,而是将其先输入到 第十二PM0S晶体管M12,由于第十二PM0S晶体管M12是源极跟随器，抬升输入信号的电平， D点的电压VD随着电源电压VDD的增大而增大，这样因为输入电压先输入到第十二PM0S管 Ml2，由源级跟随器的原理，VD = Vin+Vesi2，表示了输入电压通过M12后，升压了，因此将UVL0 电路的翻转点前提了，即减小了开启电压V uvu) K的值，使电源电压VDD上电后，快速启动。
[0105] 第十三PM0S管M13通过与输入电压的比较，防止电源电压VDD脉冲引起误操作。
[0106] 由于本发明将基准电压源与比较器结合形成带隙比较电路3电路，，因此本发明 实施例的用于以太网供电的欠压保护电路中，所述带隙比较电路3包括：产生基准电压的 带隙基准结构31、产生电流源支路电流的负载电路、第二级输出电路、启动钳位电路和逻辑 电路32。
[0107] 其中所述逻辑电路32包括施密特触发器SMT和第二反相器INV2,其中，所述施密 斯触发器SMT的输入端与所述带隙比较电路3的所述第二级输出电路的所述第十九PM0S 晶体管M19的漏极的输出端连接，经所述第二反相器INV2后输出所述欠压保护电路的UVL0 信号，且所述第二反相器INV2与所述第一反相器INV1连接，将所述UVL0信号反馈给所述 第一反相器INV1的输入端。
[0108] 其中所述带隙基准结构31包括：第十四PM0S晶体管M14、第十七PM0S晶体管M17、 第一三极管Q1、第二三极管Q2、第一电阻R1和第二电阻R2，
[0109] 其中，所述第十四PM0S晶体管M14的源极和衬底连接于所述内部电源电压;
[0110] 所述第十四PM0S晶体管M14的漏极连接于所述第十七PM0S晶体管M17的源极， 所述第十七PM0S晶体管M17的衬底连接于所述第十七PM0S晶体管M17的源极；
[0111] 所述第十四PM0S晶体管M14的栅极与所述第一偏置电路的所述第一 PM0S晶体管 Ml的栅极连接，且产生第三镜像电流源支路的第三镜像电流IC3 ;
[0112] 所述第二三极管Q2的基极与第十三PM0S晶体管M13的源极连接，所述第二三极 管Q2的基极与所述第一三极管Q1的基极连接作为比较电压输入端；
[0113] 所述第二三极管Q2的集电极与所述负载电路的第十五PM0S晶体管M15的漏极连 接，产生第二镜像电流源支路的第二镜像电流I C2 ;
[0114] 所述第一三极管Q1的集电极与所述负载电路的第十六PM0S晶体管M16的漏极连 接，产生第一镜像电流源支路的第一镜像电流Ι α ;
[0115] 所述第二三极管Q2的发射极经所述第二电阻R2连接到所述第一三极管Q1的发 射极，所述第一三极管Q1的发射极经所述第一电阻R1连接的第十七PM0S晶体管Μ17的源 极，第十七PM0S晶体管Μ17的衬底连接于所述第十七PM0S晶体管Μ17的源极，第十七PM0S 晶体管Μ17的栅极和漏极均接地。
[0116] 通过第十四PM0S晶体管Μ14、第十七PM0S晶体管Μ17、第二三极管Q2、第一三极管 Q1、第二电阻R2及第一电阻R1组成带隙比较电路3的核心结构，产生基准电压，也可以经 过优化的电路大大加速了电源电压到达上升阈值时带隙比较电路3电平翻转速度，同时减 小了比较器的响应时间。
[0117] 如图2所示，iel、ie2与输入电压VD的关系。电路刚上电时，V DD电压慢慢上升，一 开始VD电压小于带隙比较电路3翻转门限电压VTH(I a = IC2时VD的值），IC2大于Ια，因此 Α点电压比Β点电压高，UVL0信号输出低电平；当信号VD从低逐渐增加时，电流U、1。2均 增加，i e2曲线斜率比iel曲线斜率小，当VDD上升到Vm(Ui，即当V D达到带隙基准比较器的翻 转门限VTH时，U = 1。2, A点电压与B点电压相等，此时是翻转的临界状态；在翻转的临界 状态时，AVBE = VBE1-VBE2 = ie2R2 = VTln⑷，VBE1、VBE2分别是第一三极管Q1、第二三极管Q2 管的发射机-基极电压，则解i e2 = VTln (4)/R2,又设M14的电流为ie3，所以在翻转点时，流 过C点的电流为21。2+1。 3，处于翻转点临界状态时，不是有Ια、1。2两路电流，此时Ia = IC2， 再加上IC3支路电流。由此可以得知，C点的电压为：
[0118]

【权利要求】
1. 一种用于以太网供电的欠压保护电路，其特征在于，包括： 用于调节翻转门限电压的电阻分压电路，并产生第一输出电压和第二输出电压； 电压选择电路，与所述电阻分压电路连接，从所述第一输出电压和所述第二输出电压 选择出一个电压值； 带隙比较电路，与所述电压选择电路连接，用于将所述电压选择电路选择的所述电压 值或者将防止电源电压的脉冲引起操作的保护电路的电压值作为输入电压，产生一欠压保 护电路UVLO信号； 设置于所述电阻分压电路与所述带隙比较电路之间的反馈控制回路，用于在所述UVLO 信号输出为高电平时，所述UVLO信号经过所述电压选择电路，输出较高的所述第一输出电 压，所述UVLO信号输出为低电平时，输出较低的所述第二输出电压。
2. 根据权利要求1所述的用于以太网供电的欠压保护电路，其特征在于，还包括：偏置 电路，其中所述偏置电路包括：第一偏置电路和比较电压产生电路； 其中所述第一偏置电路包括：第三十PM0S晶体管（M0)、第二PM0S晶体管（M2)、第三 PM0S晶体管（M3)、第一 PM0S晶体管（Ml)和第四电容（C4)， 其中所述第三十PM0S晶体管（M0)栅极接地，所述第三十PM0S晶体管（M0)的源极和 衬底连接于内部电源电压（V。。)，所述第三十PM0S晶体管（M0)的漏极与所述第二PM0S晶体 管（M2)的漏极连接，所述第二PM0S晶体管（M2)的漏极连接于所述第二PM0S晶体管（M2) 的栅极上； 所述第二PM0S晶体管（M2)的源极和衬底接地； 所述第三PM0S晶体管（M3)的源极和衬底接地； 所述第三PM0S晶体管（M3)的栅极通过所述第四电容（C4)接地，所述第二PM0S晶体 管（M2)的栅极和所述第三PM0S晶体管的栅极（M3)为所述带隙比较电路提供第一偏置电 流（inpl); 所述第二PM0S晶体管（M2)的栅极通过二极管与所述第一 PM0S晶体管（Ml)的栅极连 接，所述第一 PM0S晶体管（Ml)的漏极与所述第三PM0S晶体管（M3)的漏极相连，所述第一 PM0S晶体管（Ml)的源极和衬底连接于所述内部电源电压（V。。)，所述第一PM0S晶体管（Ml) 的栅极提供所述第一偏置电流（inpl); 其中所述比较电压产生电路包括：第六PM0S晶体管（M6)、第七PM0S晶体管（M7)、第 八PM0S晶体管（M8)、第九PM0S晶体管（M9)和第一电容（C1)，所述第一偏置电路的所述第 一 PM0S晶体管（Ml)与所述第六PM0S晶体管（M6)形成镜像电流源，所述第一 PM0S晶体管 (Ml)的栅极提供的所述第一偏置电流（inpl)给所述第六PM0S晶体管（M6)的栅极； 所述第六PM0S晶体管（M6)的源极和衬底连接于所述内部电源电压（V。。)，所述第七 PM0S晶体管（M7)的源极和衬底连接于所述内部电源电压（Vcc)，所述第七PM0S晶体管（M7) 的栅极与所述带隙比较电路的第十五PM0S晶体管（M15)的栅极连接，所述第十五PM0S晶 体管M15栅极产生自偏置电压V bias)，所述第七PM0S晶体管（M7)的漏极与所述第六PM0S 晶体管（M6)的漏极连接，所述第七PM0S晶体管（M7)的漏极与所述第八PM0S晶体管（M8) 的源极连接，所述第八PM0S晶体管（M8)的衬底连接于所述第八PM0S晶体管（M8)的源极， 且所述第六PM0S晶体管（M6)的漏极输出第二偏置电压（V bias2); 所述第八PM0S晶体管的漏极（M8)与所述第八PM0S晶体管（M8)的栅极短接，所述第 八PMOS管的漏极（M8)连接于所述第九PMOS管（M9)的源极，所述第九PMOS管（M9)的衬 底连接于所述第九PM0S管（M9)的源极； 所述第九PMOS管（M9)的栅极和所述第九PMOS管（M9)的漏极通过第一电容（C1)接 地。
3. 根据权利要求1所述的用于以太网供电的欠压保护电路，其特征在于，所述电阻分 压电路包括：第三电阻（R3)，第四电阻（R4)和第五电阻（R5)，其中所述第三电阻（R3) -端 连接于所述电源电压（VDD)，且所述第三电阻（R3)另一端串联于所述第四电阻（R4)的一端， 所述第三电阻（R3)与所述第四电阻（R4)之间形成所述第一输出电压（VI)，所述第一输出 电压（VI)作为所述电压选择电路的输入电压； 所述第五电阻（R5) -端串联于所述第四电阻（R4)的另一端，且所述第五电阻（R5)的 另一端接地，所述第四电阻（R4)与所述第五电阻（R5)之间形成所述第二输出电压（V2)，所 述第一输出电压（V2)作为所述电压选择电路的输入电压。
4. 根据权利要求1所述的用于以太网供电的欠压保护电路，其特征在于，所述电压选 择电路包括：第四PMOS晶体管（M4)、第五PMOS晶体管（M5)和第一反相器（INV1)， 其中所述第五PMOS晶体管（M5)的栅极连接于所述第一反相器（INV1)的输入端； 所述第四PMOS晶体管（M4)的栅极连接于所述第一反相器（INV1)的输出端； 所述第四PMOS晶体管（M4)的漏极与所述电阻分压电路的所述第二输出电压（V2)连 接； 所述第五PMOS晶体管（M5)的漏极与所述电阻分压电路的所述第一输出电压（VI)连 接； 所述第五PMOS晶体管（M5)的源极连接于第四PMOS晶体管（M4)的源极，且所述第五 PMOS晶体管（M5)的衬底与第四PMOS晶体管（M4)的衬底串联在一起，所述第五PMOS晶体 管（M5)的衬底连接于所述第五PMOS晶体管（M5)的源极，且所述第五PMOS晶体管（M5)的 源极与所述带隙比较电路的第十二PMOS晶体管（M12)的栅极连接，由所述第五PMOS晶体 管（M5)的源极输出所述电压选择电路的输出电压（Vin)，所述输出电压（Vin)作为所述带 隙比较电路提供输入电压。
5. 根据权利要求1所述的用于以太网供电的欠压保护电路，其特征在于，所述防止 所述电源电压（VDD)的脉冲引起操作的保护电路包括：与所述带隙比较电路的所述第十二 PMOS晶体管（M12)并联的第十三PMOS晶体管（M13)、第i^一PMOS晶体管（Mil)和第十PMOS 晶体管（M10)， 其中所述第十一 PMOS晶体管（Mil)和所述第十PMOS晶体管（M10)均并联在所述内部 电源电压和所述第十三PMOS晶体管（M13)的源极之间，其中所述第十一 PMOS晶体管 (Mil)的源极和衬底连接于所述内部电源电压（V。。)，所述第十一PMOS晶体管（Mil)的漏极 与所述第十三PMOS晶体管（M13)的源极连接，所述第十一 PMOS晶体管（Mil)的漏极与所 述第十三PMOS晶体管（M13)的源极，所述第十一 PMOS晶体管（Mil)的栅极与所述第一偏 置电路的第一 PMOS晶体管（Ml)的栅极连接，所述第十一 PMOS晶体管（Mil)产生第四镜像 电流源支路的第四镜像电流（IC4); 所述第十PMOS晶体管（M10)的源极和衬底连接于所述内部电源电压（V。。)，所述第十 PMOS晶体管（M10)的漏极连接于所述第十三PMOS晶体管（M13)的源极，所述第十PMOS晶 体管（M10)的漏极产生第五镜像电流支路的第五镜像电流（IC5); 所述第十三PM0S晶体管（M13)漏极与所述第十二PM0S晶体管（M12)漏极并联接地， 所述第十三PM0S晶体管（M13)的栅极接入第二偏置电压（Vbias2)与所述第十二PM0S晶体管 (M12)的栅极接入的输入电压作比较，所述第十三PM0S晶体管（M13)的源极并联于所述第 十二PM0S晶体管（M12)的源极，所述第十三PM0S晶体管（M13)的衬底连接于所述第十三 PM0S晶体管（M13)的源极，所述第十二PM0S晶体管（M12)的衬底连接于所述第十二PM0S 晶体管（M12)的源极，所述第二偏置电压（Vbias2)与所述输入电压比较后由所述第十二PM0S 晶体管（M12)的源极输出电压。
6. 根据权利要求1所述的用于以太网供电的欠压保护电路，其特征在于，所述带隙比 较电路包括：产生基准电压的带隙基准结构、产生电流源支路电流的负载电路、第二级输出 电路、启动钳位电路和逻辑电路。
7. 根据权利要求6所述的用于以太网供电的欠压保护电路，其特征在于，所述逻辑电 路包括施密特触发器（SMT)和第二反相器（INV2)， 其中，所述施密斯触发器（SMT)的输入端与所述带隙比较电路的所述第二级输出电路 的所述第十九PM0S晶体管（M19)的漏极的输出端连接，经所述第二反相器（INV2)后输出 所述欠压保护电路的UVL0信号，且所述第二反相器（INV2)与所述第一反相器（INV1)连 接，将所述UVL0信号反馈给所述第一反相器（INV1)的输入端。
8. 根据权利要求6所述的用于以太网供电的欠压保护电路，其特征在于，所述带隙基 准结构包括：第十四PM0S晶体管（M14)、第十七PM0S晶体管（M17)、第一三极管（Q1)、第 二三极管（Q2)、第一电阻（R1)和第二电阻（R2)， 其中，所述第十四PM0S晶体管（M14)的源极和衬底连接于所述内部电源电压（V。。）； 所述第十四PM0S晶体管（M14)的漏极连接于所述第十七PM0S晶体管（M17)的源极， 所述第十七PM0S晶体管（M17)的衬底连接于所述第十七PM0S晶体管（M17)的源极； 所述第十四PM0S晶体管（M14)的栅极与所述第一偏置电路的所述第一 PM0S晶体管 (Ml)的栅极连接，且产生第三镜像电流源支路的第三镜像电流（IC6); 所述第二三极管（Q2)的基极与第十三PM0S晶体管（M13)的源极连接，所述第二三极 管（Q2)的基极与所述第一三极管（Q1)的基极连接作为比较电压输入端； 所述第二三极管（Q2)的集电极与所述负载电路的第十五PM0S晶体管（M15)的漏极连 接，产生第二镜像电流源支路的第二镜像电流（U ; 所述第一三极管（Q1)的集电极与所述负载电路的第十六PM0S晶体管（M16)的漏极连 接，产生第一镜像电流源支路的第一镜像电流（1"); 所述第二三极管（Q2)的发射极经所述第二电阻（R2)连接到所述第一三极管（Q1)的 发射极，所述第一三极管（Q1)的发射极经所述第一电阻（R1)连接的第十七PM0S晶体管 (M17)的源极，第十七PM0S晶体管（M17)的衬底连接于所述第十七PM0S晶体管（M17)的源 极，第十七PM0S晶体管（M17)的栅极和漏极均接地。
9. 根据权利要求8所述的用于以太网供电的欠压保护电路，其特征在于，所述产生电 流源支路电流的负载电路包括： 第十六PM0S晶体管（M16)、第十五PM0S晶体管（M15)和第二电容（C2); 其中所述第十六PM0S晶体管M16与所述第十五PM0S晶体管M15形成镜像电流源，所 述第十五PMOS晶体管M15栅极产生的自偏置电压Vbias输入到第十六PMOS晶体管M16的栅 极，所述第十六PM0S晶体管（M16)的源极和衬底连接于所述内部电源电压（V。。）； 所述第十五PMOS晶体管（M15)的源极和衬底连接于所述内部电源电压（Vrc)，所述第 十五PMOS晶体管（M15)的栅极连接于所述第十五PMOS晶体管（M15)的漏极，所述第十五 PMOS晶体管（M15)的栅极与所述比较电压产生电路的第七PMOS晶体管（M7)的栅极连接； 所述第十五PMOS晶体管（M15)与所述第十PMOS晶体管（M10)形成镜像电流源，所述 第十五PMOS晶体管M15栅极产生的自偏置电压Vbias输入到第十PMOS晶体管M10的栅极。
10. 根据权利要求9所述的用于以太网供电的欠压保护电路，其特征在于，所述第二级 输出电路包括：第十九PMOS晶体管（M19)、第二十PMOS晶体管（M20)、第二i^一 PMOS晶体 管（M21)和第二十九PMOS晶体管（M29)， 其中所述第十五PMOS晶体管（M15)与所述第二十九PMOS晶体管（M29)形成镜像电流 源，所述第二十九PMOS晶体管（M29)的源极和衬底连接于所述内部电源电压（Vcc)，所述第 二十九PMOS晶体管（M29)的漏极与所述第二十PMOS晶体管（M20)的漏极连接，所述第十五 PMOS晶体管M15栅极产生的自偏置电压Vbias输入到第二十九PMOS晶体管M29的栅极，产 生第六镜像电流支路的第六镜像电流（I ra); 所述第二十PMOS晶体管（M20)与所述第二i^一 PMOS晶体管（M21)形成镜像电流源， 所述第二十PMOS晶体管（M20)产生第七镜像电流（1")，所述第二十PMOS晶体管（M20)的 栅极与所述第二十一 PMOS晶体管（M21)的栅极连接，所述第二十PMOS晶体管（M20)的栅 极与所述第二十PMOS晶体管（M20)的漏极连接，所述第二十PMOS晶体管（M20)的源极和 衬底接地，所述第二i^一 PMOS晶体管（M21)的源极和衬底接地，所述第二十PMOS晶体管 (M20)产生第八镜像电流（IC8); 所述第十九PMOS晶体管（M19)的栅极与所述带隙基准结构的所述第一三极管（Q1)的 集电极连接，所述第十九PMOS晶体管（M19)的源极和衬底连接于所述内部电源电压（Vcc)， 所述第十九PMOS晶体管（M19)的漏极与所述第二i^一 PMOS晶体管（M21)的漏极连接，产 生第二级输出电路的输出电压。
11. 根据权利要求10所述的用于以太网供电的欠压保护电路，其特征在于，所述启动 钳位电路包括：第十八PMOS晶体管（M18)，第二十二PMOS晶体管（M22)，第二十三PMOS晶 体管（M23)，第二十四PMOS晶体管（M24)，第二十五PMOS晶体管（M25)，第二十六PMOS晶体 管（M26)，第二十七PMOS晶体管（M27)，第二十八PMOS晶体管（M28)，第三电容（C3)和第五 电容（C5)， 其中所述第十八PMOS晶体管（M18)的漏极与所述第二级输出电路的所述第十九PMOS 晶体管（M19)的栅极连接，所述第十九PMOS晶体管（M19)的漏极并联于一接地所述第五电 容（C5);所述第十八PMOS晶体管（M18)的源极和衬底连接于所述内部电源电压（V。。)，所述 第十八PMOS晶体管（M18)的栅极与所述第二十七PMOS晶体管（M27)的漏极的连接； 所述第二十二PMOS晶体管（M22)的源极和衬底连接于所述内部电源电压（V。。)，所述 第二十二PMOS晶体管（M22)的栅极与所述第一偏置电路连接的第一 PMOS晶体管（Ml)的 栅极连接，所述第二十二PMOS晶体管（M22)的漏极与所述第二十五PMOS晶体管（M25)的 源极连接； 所述第二十五PMOS晶体管（M25)的衬底连接于所述内部电源电压（V。。)，所述第二十五 PMOS晶体管（M25)的漏极与所述第二十六PMOS晶体管（M26)的漏极连接，所述第二十五 PM0S晶体管（M25)的漏极与所述第二十三PM0S晶体管（M23)的栅极连接，所述第二十五 PMOS晶体管（M25)的栅极与所述第二十六PMOS晶体管（M26)的栅极连接，且所述第二十六 PMOS晶体管（M26)的栅极通过所述第三电容（C3)接地； 所述第二十六PMOS晶体管（M26)的源极和衬底接地； 所述第二十三PMOS晶体管（M23)的漏极并联于所述第二级输出的所述第十九PMOS晶 体管（M19)的漏极，所述第二十三PMOS晶体管（M23)的衬底接地，所述第二十三PMOS晶体 管（M23)的源极与所述第二十四PMOS晶体管（M24)的漏极连接； 所述第二十四PMOS晶体管（M24)的源极和衬底接地，所述第二十四PMOS晶体管（M24) 的栅极与所述第一偏置电路的所述第二PMOS晶体管M2的栅极相连； 所述第二十七PMOS晶体管（M27)的源极和衬底连接于所述内部电源电压（Vrc)，所述 第二十七PMOS晶体管（M27)的栅极与所述比较电压产生电路的所述第七PMOS晶体管（M7) 的栅极连接，所述第二十七PMOS晶体管（M27)的漏极与所述第二十八PMOS晶体管（M28) 漏极连接，所述第二十六PMOS晶体管（M26)的栅极并联于所述第二十八PMOS晶体管（M28) 漏极； 所述第二十八PMOS晶体管（M28)的源极和衬底接地，所述第二十八PMOS晶体管（M28) 的栅极与所述第一偏置电路所述第一 PMOS晶体管M2的栅极相连。
【文档编号】H02H3/24GK104113041SQ201410239862
【公开日】2014年10月22日 申请日期:2014年5月30日 优先权日:2014年5月30日
【发明者】励勇远, 朱樟明, 丁瑞雪, 杨银堂 申请人:西安电子科技大学