非易失性存储器的电荷泵电路的制作方法

本发明涉及一种半导体集成电路，特别是涉及一种非易失性存储器(nvm)的电荷泵电路。
背景技术：
：如图1所示，是现有非易失性存储器如快闪(flash)式存储器的电压示意图；非易失性存储器在工作过程中需要使用多种电压，如正高压(vpos)，正压(vbl)和负压(vneg)。电压vpos、vbl和vneg提供给非易失性存储器的存储阵列(array)101，同时存储阵列101作为产生电压vpos、vbl和vneg的电荷泵(pump)的负载(loading)。存储阵列101由多个存储单元(cell)进行行和列的排列形成。所述存储阵列的存储单元包括所述存储管102和选择管103，同一所述存储单元的所述存储管102的源极连接所述选择管103的漏极，同一行的各所述存储管102的栅极都连接相同行的第一字线wls，同一行的各所述选择管103的栅极都连接相同行的第二字线wl，同一列的各所述存储管102的漏极都连接相同列的所述位线bl，各所述选择管103的源极都连接到源线sl，由于存储阵列由多行和多列，故第一字线和第二字线也分别有多行，每一行都分别包括一根第一字线wls和一个第二字线wl，图1中在wls后加[x]以及在wl后加[x]表示x-1行对应的wls或wl，x是整数，图1中显示了两行，对应的x分别为0和1。同理，存储阵列的每一列都包括一根位线bl，图1中显示了两根位线bl，且在bl后加[even]表示偶数列对应的位线，加[odd]表示奇数列对应的位线。电压vpos、vbl和vneg在建立过程中，不仅会对存储单元的寄生电容的充电，也存在一些管子的漏电(leakage)，例如块模式(bulk)下的编程(prg)模式下,存储单元的管子的漏电与cell本身需要的电荷充电会引起的电压vneg的较大的负载电流即大电流，而当大电流维持在远大电荷泵能力的极限之外时，则电荷泵可能存在建立时间过长或者建立失败的风险。现以一个具体实例说明一下电荷泵的负载电流，参考如下表一所示，在flashbulkprg模式下的电压取值为：所有的第二字线wl电压都为负压vneg，如负压vneg取-4.3v。所有的第一字线wls电压都为正高压vpos，如正高压vpos取7.2v。各存储管102和选择管103的衬底连接的电压即衬底电压vbpw为负压vneg。定义编程写入1，位线bl[0]的电压为负压vneg，这里偶数even表示0，表示第0列加负压vneg后会写入1。定义编程写入0，位线bl[1]的电压为正压vbl，如正压vbl取1.2v，这里偶数odd表示1，表示第1列加正压vbl后会写入0。源线sl浮置(float)。表一wl[x]wls[x]bl[even]bl[odd]vbpwslbulkprgvnegvposvnegvblvnegfloat由图1可以看出，源线sl是由多位存储单元共用的结构即commonsource，故存在漏电，漏电即为图1中所示的漏电ics，产生ics的原因为位线bl之间存在vbl+|vneg|的电压差，由该电压差产生漏电ics。由于vbl+|vneg|的电压差较大，故漏电ics也较大。这启动过程中，正高压vpos对应的电流为ivpos，方向为流向存储阵列；高压vbl对应的电流为ivbl，方向为流向存储阵列；负压vneg对应的电流为ivneg，方向为流出存储阵列，最后ivneg为ivpos和ivbl的和，ics也会属于ivbl的一部分并会通过ivneg流出，故最后ivneg会比较大，也即在启动阶段负压vnge的负载较大，电荷泵可能存在建立时间过长或者建立失败的风险。在上述flashbulkprg模式下，电压vpos、vneg和vbl会在电荷泵的使能信号有效时都就开始工作即电压vpos、vneg和vbl会同时开始启动，而由于vbl与vneg之间存在commonsource产生的较大的漏电ics，所以存在负压vneg负载过大，启动时的建立时间过长如500μs以上的缺陷；同时，因编程时间(prgtime)固定，因建立时间过长，会使得有效的prgtime变短，影响prg效果。严重的情况，会导致负压vneg电压到不了目标的电位，负压vneg不满足设计的要求范围(spec)。技术实现要素：本发明所要解决的技术问题是提供一种非易失性存储器的电荷泵电路，能减少负压在启动阶段的负载。为解决上述技术问题，本发明提供的非易失性存储器的电荷泵电路同时包括正压电荷泵和负压电荷泵。所述正压电荷泵提供第一正电压和第二正电压，所述负压电荷泵提供第三负电压；所述第一正电压大于所述第二正电压；所述第一正电压、所述第二正电压和所述第三负电压都提供给非易失性存储器的存储阵列；所述存储阵列的存储单元的存储管的写1的编程电压由所述第一正电压和所述第三负电压的差确定，所述第一正电压加于对应的所述存储管的栅极，所述第三负电压加于对应的所述存储管的位线；所述存储管的写0的编程电压由所述第一正电压和所述第二正电压的差确定，所述第一正电压加于对应的所述存储管的栅极，所述第二正电压加于对应的所述存储管的位线。所述负压电荷泵中包括一个负压建立完成信号产生电路，在所述非易失性存储器的启动时，所述第三负电压开始启动，当所述第三负电压达到目标值时，所述负压建立完成信号产生电路输出的负压建立完成信号有效。所述正压电荷泵中包括第二正电压建立控制电路，在所述非易失性存储器的启动时，所述第一正电压开始启动并启动到目标值，所述第二正电压建立控制电路输入所述负压建立完成信号，在所述负压建立完成信号有效之前，所述第二正电压保持为0v；在所述负压建立完成信号有效后，所述第二正电压开始启动并启动到目标值，通过将所述第二正电压的启动时序放置在所述第三负电压建立完成之后来减少所述第三负电压在启动阶段的负载。进一步的改进是，所述负压建立完成信号产生电路包括一电压比较电路，所述电压比较电路比较第一比较电压和第二参考电压，所述第一比较电压和所述第三负电压实时成比例且比例值为第一值，所述第二参考电压和所述第三负电压的目标值成比例且比例值也为第一值，当所述第三负电压达到目标值时，所述电压比较电路的输出端输出的所述负压建立完成信号由无效切换为有效。进一步的改进是，所述电压比较电路包括第一nmos管和第一pmos管，所述第一nmos管的栅极连接所述第一比较电压，所述第一nmos管的源极接地，所述第一pmos管的栅极连接所述第二参考电压，所述第一pmos管的源极连接电源电压，所述第一nmos管的漏极和所述第一pmos管的漏极相连接并在连接点输出所述负压建立完成信号。进一步的改进是，所述负压建立完成信号产生电路还包括一第一反相器、第二pmos管和第三pmos管。所述第一反相器的输入端连接所述负压建立完成信号，所述第一反相器的输出端输出所述负压建立完成信号的反相信号。所述第二pmos管的源极连接电源电压，所述第二pmos管的栅极连接所述第一pmos管的栅极。所述第三pmos管的源极连接所述第二pmos管的漏极，所述第三pmos管的漏极连接所述负压建立完成信号，所述第三pmos管的栅极连接所述负压建立完成信号的反相信号。进一步的改进是，所述负压建立完成信号为1时为有效信号，0时为无效信号。进一步的改进是，所述第二正电压建立控制电路包括第二nmos管，所述第二nmos管连接形成电压跟随器，所述第二nmos管的栅极连接所述正压电荷泵产生的第二正电压的输入信号，所述第二nmos管的源极输出所述第二正电压，所述第二nmos管的源极和地之间包括由并联的第一电流路径和第二电流路径，在所述第二nmos管的漏极和电源电压之间连接有第三电流路径。在所述负压建立完成信号无效时，所述第二电流路径和所述第三电流路径都断开，所述第一电流路径导通使所述第二正电压为0v。当所述负压建立完成信号有效时，所述第一电流路径断开，所述第二电流路径和所述第三电流路径都导通，所述第二正电压跟随所述正压电荷泵产生的第二正电压的输入信号变化并启动到目标值。进一步的改进是，所述第二正电压建立控制电路还包括第三nmos管，所述第三nmos管连接形成电压跟随器，所述第三nmos管的栅极连接所述正压电荷泵产生的第二正电压的输入信号，所述第三nmos管的源极输出所述第二正电压，所述第三nmos管的源极连接所述第二nmos管的源极，在所述第三nmos管的漏极和电源电压之间连接有第四电流路径。在所述非易失性存储器为块模式且所述负压建立完成信号有效时，所述第四电流路径导通；在所述非易失性存储器为非块模式时，所述第四电流路径断开。进一步的改进是，在所述非易失性存储器为编程模式且所述负压建立完成信号无效时，所述第二电流路径和所述第三电流路径都断开，所述第一电流路径导通使所述第二正电压为0v；在所述非易失性存储器为编程模式且所述负压建立完成信号有效时，所述第一电流路径断开，所述第二电流路径和所述第三电流路径都导通，所述第二正电压跟随所述正压电荷泵产生的第二正电压的输入信号变化并启动到目标值。在所述非易失性存储器为非编程模式时，所述第二电流路径、所述第三电流路径和所述第四电流路径都断开，所述第一电流路径导通使所述第二正电压为0v。进一步的改进是，当编程信号为1时所述非易失性存储器为编程模式，当所述编程信号为0时所述非易失性存储器为非编程模式。当块信号为1时所述非易失性存储器为块模式，当所述块信号为0时所述非易失性存储器为非块模式。所述负压建立完成信号为1时为有效信号，0时为无效信号。。进一步的改进是，所述第二正电压建立控制电路包括控制信号产生电路，所述控制信号产生电路包括：第一与非门，所述第一与非门的第一输入端连接所述负压建立完成信号，所述第一与非门的第二输入端连接所述编程信号。第二反相器，所述第二反相器的输入端连接所述第一与非门的输出端。第二与非门，所述第二与非门的第一输入端连接所述块信号，所述第二与非门的第二输入端连接所述第二反相器的输出端；所述第二与非门的输出端输出第一控制信号。第三反相器，所述第三反相器的输入端连接所述第二反相器的输出端，所述第三反相器的输出端输出第二控制信号。所述第一控制信号控制所述第四电流路径的导通和断开，所述第二控制信号同时控制所述第一电流路径、所述第二电流路径和所述第三电流路径的导通和断开。进一步的改进是，所述第一电流路径包括第四nmos管，所述第四nmos管的源极接地，所述第四nmos管的漏极连接所述第二nmos管的源极，所述第四nmos管的栅极连接所述第二控制信号。所述第二电流路径包括第五nmos管且所述第二电流路径为由第六nmos管和第四pmos管组成的第五电流路径的镜像电流；所述第五nmos管的源极接地，所述第五nmos管的漏极连接所述第二nmos管的源极；所述第五nmos管的栅极连接所述第六nmos管的栅极和漏极以及所述第四pmos管的漏极，所述第六nmos管的源极接地，所述第四pmos管的源极连接偏置电流源，所述第四pmos管的栅极连接所述第二控制信号；所述第五电流路径的电流大小为所述偏置电流源的大小，所述第二电流路径的导通电流大小和所述第五电流路径的导通电流大小成比例。所述第三电流路径包括第五pmos管，所述第五pmos管的源极连接电源电压，所述第五pmos管的漏极连接所述第二nmos管的漏极，所述第五pmos管的栅极连接所述第二控制信号。所述第四电流路径包括第六pmos管，所述第六pmos管的源极连接电源电压，所述第六pmos管的漏极连接所述第三nmos管的漏极，所述第六pmos管的栅极连接所述第一控制信号，所述第四电流路径的导通电流大小和所述第三电流路径的导通电流大小成比例。进一步的改进是，所述第二电流路径的导通电流和所述第五电流路径的导通电流的比例值通过所述第五nmos管的沟道宽长比和所述第六nmos管的沟道宽长比的比值确定。所述第四电流路径的导通电流和所述第三电流路径的导通电流的比例值通过所述第六pmos管的沟道宽长比和所述第五pmos管的沟道宽长比的比值确定。进一步的改进是，所述存储阵列的存储单元包括所述存储管和选择管，同一所述存储单元的所述存储管的源极连接所述选择管的漏极，同一行的各所述存储管的栅极都连接相同行的第一字线，同一行的各所述选择管的栅极都连接相同行的第二字线，同一列的各所述存储管的漏极都连接相同列的所述位线，各所述选择管的源极都连接到源线。本发明通过将电荷泵分成正压电荷泵和负压电荷泵，同时在负压电荷泵中设置负压建立完成信号产生电路以及在正压电荷泵中设置第二正电压建立控制电路，能够实现在第三负电压建立完成之后长开始进行第二正电压的启动，这样第二正电压能够在第三负电压的启动过程中都保持为零，从而能使由于源极共用产生的漏电减少，从而能够减少第三负电压在启动阶段的负载，从而能消除电荷泵可能存在建立时间过长或者建立失败的风险，从而能保证良好的编程效果以及保证第三负电压能达到目标值。附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明：图1是现有非易失性存储器的电压示意图；图2是本发明实施例非易失性存储器的电荷泵电路框图；图3是本发明实施例中电荷泵电路启动时序图；图4是本发明实施例中的负压建立完成信号产生电路图；图5是本发明实施例中的第二正电压建立控制电路图；图6是本发明实施例中的第二正电压建立控制电路的控制信号产生电路。具体实施方式如图2所示，是本发明实施例非易失性存储器的电荷泵电路框图；本发明实施例非易失性存储器的电荷泵电路同时包括正压电荷泵104和负压电荷泵105，正压电荷泵104在图2中也用vpospump表示，负压电荷泵105在图2中也用vnegpump表示。所述正压电荷泵104提供第一正电压vpos和第二正电压vbl，所述负压电荷泵105提供第三负电压vneg；所述第一正电压vpos大于所述第二正电压vbl；所述第一正电压vpos、所述第二正电压vbl和所述第三负电压vneg都提供给非易失性存储器的存储阵列；所述存储阵列的存储单元的存储管101的写1的编程电压由所述第一正电压vpos和所述第三负电压vneg的差确定，所述第一正电压vpos加于对应的所述存储管101的栅极，所述第三负电压vneg加于对应的所述存储管101的位线bl；所述存储管101的写0的编程电压由所述第一正电压vpos和所述第二正电压vbl的差确定，所述第一正电压vpos加于对应的所述存储管101的栅极，所述第二正电压vbl加于对应的所述存储管101的位线bl。所述负压电荷泵105中包括一个负压建立完成信号产生电路，在所述非易失性存储器的启动时，所述第三负电压vneg开始启动，当所述第三负电压vneg达到目标值时，所述负压建立完成信号产生电路输出的负压建立完成信号pump_good有效。所述正压电荷泵104中包括第二正电压建立控制电路，在所述非易失性存储器的启动时，所述第一正电压vpos开始启动并启动到目标值，所述第二正电压建立控制电路的输入信号prg2_vbl为所述负压建立完成信号pump_good，在所述负压建立完成信号pump_good有效之前，所述第二正电压vbl保持为0v；在所述负压建立完成信号pump_good有效后，所述第二正电压vbl开始启动并启动到目标值，通过将所述第二正电压vbl的启动时序放置在所述第三负电压vneg建立完成之后来减少所述第三负电压vneg在启动阶段的负载。如图3所示，是本发明实施例中电荷泵电路启动时序图，两根竖直的虚线之间的时间为启动时间trise，可以看出，vpos从1.5v启动到7.2v，vneg从0v启动到-4.5v，vneg达到-4.5v之后pump_good由0v切换为1.5v，这时，vbl开始从0v启动到1.2v。如图4所示，是本发明实施例中的负压建立完成信号产生电路图，本发明实施例中，所述负压建立完成信号产生电路包括一电压比较电路，所述电压比较电路比较第一比较电压v101和第二参考电压v102，所述第一比较电压v101和所述第三负电压vneg实时成比例且比例值为第一值，所述第二参考电压v102和所述第三负电压vneg的目标值成比例且比例值也为第一值，当所述第三负电压vneg达到目标值时，所述电压比较电路的输出端输出的所述负压建立完成信号pump_good由无效切换为有效。所述电压比较电路包括第一nmos管mn1和第一pmos管mp1，所述第一nmos管mn1的栅极连接所述第一比较电压v101，所述第一nmos管mn1的源极接地，所述第一pmos管mp1的栅极连接所述第二参考电压v102，所述第一pmos管mp1的源极连接电源电压vdd，所述第一nmos管mn1的漏极和所述第一pmos管mp1的漏极相连接并在连接点输出所述负压建立完成信号pump_good。所述负压建立完成信号产生电路还包括一第一反相器106、第二pmos管mp2和第三pmos管mp3。所述第一反相器106的输入端连接所述负压建立完成信号pump_good，所述第一反相器106的输出端输出所述负压建立完成信号pump_good的反相信号。所述第二pmos管mp2的源极连接电源电压vdd，所述第二pmos管mp2的栅极连接所述第一pmos管mp1的栅极。所述第三pmos管mp3的源极连接所述第二pmos管mp2的漏极，所述第三pmos管mp3的漏极连接所述负压建立完成信号pump_good，所述第三pmos管mp3的栅极连接所述负压建立完成信号pump_good的反相信号。本发明实施例中，所述负压建立完成信号pump_good为1时为有效信号，0时为无效信号。如图5所示，是本发明实施例中的第二正电压建立控制电路图；所述第二正电压建立控制电路包括第二nmos管mn2，所述第二nmos管mn2连接形成电压跟随器，所述第二nmos管mn2的栅极连接所述正压电荷泵104产生的第二正电压vbl的输入信号vblin，所述第二nmos管mn2的源极输出所述第二正电压vbl，所述第二nmos管mn2的源极和地之间包括由并联的第一电流路径和第二电流路径，在所述第二nmos管mn2的漏极和电源电压vdd之间连接有第三电流路径。在所述负压建立完成信号pump_good无效时，所述第二电流路径和所述第三电流路径都断开，所述第一电流路径导通使所述第二正电压vbl为0v。当所述负压建立完成信号pump_good有效时，所述第一电流路径断开，所述第二电流路径和所述第三电流路径都导通，所述第二正电压vbl跟随所述正压电荷泵104产生的第二正电压vbl的输入信号vblin变化并启动到目标值。所述第二正电压建立控制电路还包括第三nmos管mn3，所述第三nmos管mn3连接形成电压跟随器，所述第三nmos管mn3的栅极连接所述正压电荷泵104产生的第二正电压vbl的输入信号vblin，所述第三nmos管mn3的源极输出所述第二正电压vbl，所述第三nmos管mn3的源极连接所述第二nmos管mn2的源极，在所述第三nmos管mn3的漏极和电源电压vdd之间连接有第四电流路径。在所述非易失性存储器为块模式且所述负压建立完成信号pump_good有效时，所述第四电流路径导通；在所述非易失性存储器为非块模式时，所述第四电流路径断开。在所述非易失性存储器为编程模式且所述负压建立完成信号pump_good无效时，所述第二电流路径和所述第三电流路径都断开，所述第一电流路径导通使所述第二正电压vbl为0v；在所述非易失性存储器为编程模式且所述负压建立完成信号pump_good有效时，所述第一电流路径断开，所述第二电流路径和所述第三电流路径都导通，所述第二正电压vbl跟随所述正压电荷泵104产生的第二正电压vbl的输入信号vblin变化并启动到目标值。在所述非易失性存储器为非编程模式时，所述第二电流路径、所述第三电流路径和所述第四电流路径都断开，所述第一电流路径导通使所述第二正电压vbl为0v。当编程信号prg2为1时所述非易失性存储器为编程模式，当所述编程信号prg2为0时所述非易失性存储器为非编程模式。当块信号bulk为1时所述非易失性存储器为块模式，当所述块信号bulk为0时所述非易失性存储器为非块模式。所述负压建立完成信号pump_good为1时为有效信号，0时为无效信号。。所述第二正电压建立控制电路包括控制信号产生电路，用于根据编程模式和块模式的控制型号产生相应的控制信号来控制上述第一至四电流路径的通断；如图6所示，是本发明实施例中的第二正电压建立控制电路的控制信号产生电路所述控制信号产生电路包括：第一与非门107，所述第一与非门107的第一输入端连接所述负压建立完成信号pump_good即信号prg2_vbl，所述第一与非门107的第二输入端连接所述编程信号prg2。第二反相器108，所述第二反相器108的输入端连接所述第一与非门107的输出端。第二与非门110，所述第二与非门110的第一输入端连接所述块信号bulk，所述第二与非门110的第二输入端连接所述第二反相器108的输出端；所述第二反相器108的输出端输出的信号为信号prg2vbl；所述第二与非门110的输出端输出第一控制信号b_prg2b。第三反相器109，所述第三反相器109的输入端连接所述第二反相器108的输出端，所述第三反相器109的输出端输出第二控制信号prg2b。所述第一控制信号b_prg2b控制所述第四电流路径的导通和断开，所述第二控制信号prg2b同时控制所述第一电流路径、所述第二电流路径和所述第三电流路径的导通和断开。较佳为，如图5所示，所述第一电流路径包括第四nmos管mn4，所述第四nmos管mn4的源极接地，所述第四nmos管mn4的漏极连接所述第二nmos管mn2的源极，所述第四nmos管mn4的栅极连接所述第二控制信号prg2b。所述第二电流路径包括第五nmos管mn5且所述第二电流路径为由第六nmos管mn6和第四pmos管mp4组成的第五电流路径的镜像电流；所述第五nmos管mn5的源极接地，所述第五nmos管mn5的漏极连接所述第二nmos管mn2的源极；所述第五nmos管mn5的栅极连接所述第六nmos管mn6的栅极和漏极以及所述第四pmos管mp4的漏极，所述第六nmos管mn6的源极接地，所述第四pmos管mp4的源极连接偏置电流源ibias，所述第四pmos管mp4的栅极连接所述第二控制信号prg2b；所述第五电流路径的电流大小为所述偏置电流源ibias的大小，所述第二电流路径的导通电流大小和所述第五电流路径的导通电流大小成比例，如比值为1：3。所述第三电流路径包括第五pmos管mp5，所述第五pmos管mp5的源极连接电源电压vdd，所述第五pmos管mp5的漏极连接所述第二nmos管mn2的漏极，所述第五pmos管mp5的栅极连接所述第二控制信号prg2b。所述第四电流路径包括第六pmos管mp6，所述第六pmos管mp6的源极连接电源电压vdd，所述第六pmos管mp6的漏极连接所述第三nmos管mn3的漏极，所述第六pmos管mp6的栅极连接所述第一控制信号b_prg2b，所述第四电流路径的导通电流大小和所述第三电流路径的导通电流大小成比例，如比值为1：5。所述第二电流路径的导通电流和所述第五电流路径的导通电流的比例值通过所述第五nmos管mn5的沟道宽长比和所述第六nmos管mn6的沟道宽长比的比值确定。所述第四电流路径的导通电流和所述第三电流路径的导通电流的比例值通过所述第六pmos管mp6的沟道宽长比和所述第五pmos管mp5的沟道宽长比的比值确定。所述存储阵列的存储单元包括所述存储管101和选择管102，同一所述存储单元的所述存储管101的源极连接所述选择管102的漏极，同一行的各所述存储管101的栅极都连接相同行的第一字线wls，同一行的各所述选择管102的栅极都连接相同行的第二字线wl，同一列的各所述存储管101的漏极都连接相同列的所述位线bl，各所述选择管102的源极都连接到源线sl。本发明实施例中，所述存储阵列的结构采用和图1相同的结构。同样，由于存储阵列由多行和多列，故第一字线和第二字线也分别有多行，每一行都分别包括一根第一字线wls和一个第二字线wl，图1中在wls后加[x]以及在wl后加[x]表示x-1行对应的wls或wl，x是整数，图1中显示了两行，对应的x分别为0和1。同理，存储阵列的每一列都包括一根位线bl，图1中显示了两根位线bl，且在bl后加[even]表示偶数列对应的位线，加[odd]表示奇数列对应的位线。同样，以一个具体实例说明一下本发明实施例中负压电荷泵105的负载电流ineg，同样参考前面的表一所示，在flashbulkprg模式下的电压取值为：所有的第二字线wl电压都为负压vneg，如负压vneg取-4.3v。所有的第一字线wls电压都为正高压vpos，如正高压vpos取7.2v。各存储管102和选择管103的衬底连接的电压即衬底电压vbpw为负压vneg。定义编程写入1，位线bl[0]的电压为负压vneg，这里偶数even表示0，表示第0列加负压vneg后会写入1。定义编程写入0，位线bl[1]的电压为正压vbl，如正压vbl取1.2v，这里偶数odd表示1，表示第1列加正压vbl后会写入0。源线sl浮置(float)。本发明实施例对启动的时序进行优化，由vneg模块即负压电荷泵105在vneg建立达到目标电位后产生一个信号pump_good，由pump_good信号来控制电压vbl的启动。在信号pump_good为无效时，vbl＝0；在信号pump_good有效时，vbl＝1.2v。这种时序能降低启动过程中的ineg，具体说明如下：在电压vneg建立好之前，vbl＝0，ivbl电流比vbl＝1.2v的ivbl小。电压vpos和vneg启动建立的阶段类似对存储单元阵列的电容进行充电，其中ivneg＝ivpos+ivbl；由于ivbl变小，故ivneg会变小。在电压vneg建立好之后，ivpos变小，所以ivneg也会较之前变小。这样在电压vpos、vneg和vbl都建立好之后，ivneg≈ivbl。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。当前第1页12