一种新型通信工程分布式节电装置的制作方法

文档序号:14450429
一种新型通信工程分布式节电装置的制作方法

本实用新型属于通讯工程领域,尤其涉及一种新型通信工程分布式节电装置。



背景技术:

移动通讯工程已经成为我国现代化建设中的重要组成部分,移动通讯手段已经成为国际交往、社会活动及国家经济现代化建设中的重要组成部分,并且已经成为人们在工作、生活、社交等各个方面的不可缺少的信息联络手段。随着经济建设的进一步快速发展和人类社会生活的进一步繁荣和丰富,移动通信工具必将进一步快速发展,其规模必将愈来愈大,设备将愈来愈完善,技术激昂不断走向新进步,但这一切都是以不断的消耗大量的能源为代价。其长期发展必须转向以整体节能型方式连续运行和工作,这正是现代发展的需要。

根据有关资料显示,以2008年为例,全国通讯网络系统年消耗电量为200亿度。在全球范围内,CO2的排放量有2%来自于通信行业全国的若干个大型通讯企业在国土范围内设主数的十万计的工作基础、在机房等工作系统,而且其将逐步普及到国土范围内的穷乡僻壤的偏远地区内,在每一个单独的工作系统内部,通讯机房是耗能大户,占到总能量的90%以上。在这一工作系统中,虽然已有部分工作系统采取了一系列节能措施,但是仍有大部分的工作系统处于高能耗的运行状态中,而在已采取的节能措施中、其所采取的节能技术仍比较落后,节能装备的使用性能和应用范围局限性很大,例如在电源系统中,变压器的自身消耗和整流器的输入、输出功率的严重不匹配状态,将使直流电源工作过程中造成能源的过多消耗;机房中的大量IT设备均处于使用功率和电源供电功率的严重不匹配状态;更有甚者,信息接受和发射系统为基站的主设备,由于信息的群发、组发、单发、都处于随机性很高的无规则变化之中,其直流电源的供电功率和信息接收和发射系统的实际消耗功率常常处于严重的不匹配状态。而且在实际操作中,现有技术也很难实现供电功率和真实消耗功率达到真正成熟。再如,在这一系统内的空调系统目前常用的变频技术,其仅仅适用变频范围之内,而在大多数不需要变频的情况之下,其不能发挥真正的节电功能。又如在基站运行中通风系统所用的各类风机,在当前风机节电技术尚未没有真正突破的情况下,无论是变频风机或其他类型的智能型风机,都不能解决风机在均速转动情况下的节电问题等。

状态保留电源控制组件(SRPG,以下将状态保留电源控制组件简称为SRPG)是标准组件库中一员,在低功耗SoC系统设计中扮演着非常重要的角色。随着半导体工艺的不断进步,器件尺寸不断缩小而器件的漏电流则可能会增大,因而在SoC系统设计的过程中,采用传统的降低漏电流的办法越来越难以达到低功耗的设计目标,于是使用面积小且响应速度快的SRPG组件就显得非常有必要。采用控制电源(power gate)的办法(也即在系统休眠状态下,将系统或者组件的电源完全切断)可以达到降低漏电流的目的,这种情况下除非提供一个保留状态的寄存器,否则系统原先的状态将彻底丢失。状态保留电源控制组件(SRPG)电路的做法就是:在电路的其它部分处于断电情况下,仅仅采用一个锁存器来保持电路断电之前的逻辑状态的。

SRPG电路分为时钟状态独立的SRPG组件与非时钟状态独立的SRPG组件。非时钟独立SRPG组件的优点是面积小且漏电流低,它的缺点是在断电的情况下必须让其时钟处于某一种固定的状态(比如说必须处于“0”态或者必须处于“1”态)。而时钟独立SRPG组件的优点是在断电的情况下无需考虑其时钟处于何种状态,缺点是电路物理面积较大。

现有技术中,SRPG电路分为时钟状态独立的SRPG组件与时钟状态非独立得SRPG组件。时钟独立SRPG组件电路的一种形式:ND0、IV0、IV1组成逻辑控制电路;MP0、MP1、MP2、MN0、MN1、MN2组成输入控制电路;IV2a、IV2b组成第一级锁存器;BUF0为第一级传输门;IV3a与IV3b组成第二级锁存器;IV4为第二级传输门;IV5为SRPG组件的反相器输出门。其中逻辑控制电路与IV3a及IV3b的电源为VDDC,是不间断电源。连接在此SRPG组件的其它器件上的电源(VDD)在休眠模式或断电模式下都可切断至“0”电位。

此SRPG电路组件的工作状态分析如下:

正常工作模式下,pgb=1时,VDD正常供电,数据输入端Din的数据可以从SRPG组件中输入并锁存,其工作原理为:clk=0时,sw=0,Din通过MP2、MN2输入到IV2a,Db=~Din,n0=Din;当clk=1时,sw=1,IV2b导通,将数据锁存,同时BUF0也导通,Din可以被IV5送到Q端,也即Qb=Din,Q=~Din。

休眠省电模式下,pgb=0时,然后VDD电源被切断,VDDC正常供电,此时SRPG组件进入休眠省电模式,同时原先内部锁存的Din状态要保持,其工作原理为:pgb=0,sw=0,swb=1,MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分关闭,外部Din数据不会输入;由于VDD处于断电状态,IV2a、IV2b以及BUF0与IV4都处于掉电状态,Db与n0为不定态;IV3a与IV3b由于被接到不间断电源VDDC上,且此时sw=0使得IV3a与IV3b形成锁存状态,从而Qb的数据状态(也即之前输入的Din的数据状态)得以保持。

状态恢复模式下,VDD电源接通如果此时pgb=0时,MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分仞处于关闭状态,而IV4导通,将IV3a与IV3b锁存的Qb的数据状态传送给由IV2a与IV2b组成的第一级锁存器,也即Db=Qb,因而SRPG组件之前的数据状态得以恢复。

正常供电情况下(VDD与VDDC正常供电)SRPG在clk=0时接收Din数据,clk=1时数据在第一级锁存器(IV2a与IV2b)锁存并通过BUF0与IV5送往下一级;

pgb=0且VDD还在正常供电时,Din无法通过数据输入控制电路,第一级锁存器与第二级锁存器导通,Din被锁存在Db与Qb;

VDD断电情况下,由于VDD断电且只有VDDC正常供电,因而IV3a与IV3b仍然导通,Din被IV3a与IV3b锁存,SRPG组件的其它器件处于休眠状态;

VDD恢复但pgb=0时,由于IV4导通且IV3a与IV3b导通,Db恢复到Qb的状态并被第一级锁存器(IV3a与IV3b);

VDD恢复且pgb由0变1时,SRPG组件进入正常工作模式。

综上所述,在当前的移动通信工程之中,在其运行的各个分系统中都比较多地存在着因节电技术的局限性而导致的能源过多浪费问题,也存在着因节电技术的落后而导致的金额点效果交叉问题。这些都需要加速开发系列专利技术而适应移动通信系统中各项系统中各个环节和各个装备的节电运行的需要;

现有SRPG组件,由于VDD断电后,原先Din的数据状态要保持,就必须增加第二级数据锁存器(IV3a与IV3b),增大了SRPG组件的面积,导致集成电路的成本增加以及整个芯片成本增加;而且现有技术唤醒响应速度慢。



技术实现要素:

本实用新型提供了一种新型通信工程分布式节电装置,旨在解决现有技术提供的新型通信工程分布式节电装置在待机状态时的待机功耗较大,节电效果不明显,不利于能源的节约利用的问题;现有SRPG组件,由于VDD断电后,原先Din的数据状态要保持,就必须增加第二级数据锁存器(IV3a与IV3b),增大了SRPG组件的面积,导致集成电路的成本增加以及整个芯片成本增加;而且现有技术唤醒响应速度慢,影响相关设备的运行。

本实用新型的目的在于提供一种新型通信工程分布式节电装置,所述新型通信工程分布式节电装置包括:电源输入滤波器、整流器、初级RCD吸收回路、主控IC组件、电感变压器、次级肖特基吸收回路、直流滤波器、输出低压整流器、独立SRPG电路集成组件;

所述电源输入滤波器与所述整流器相连接,所述整流器与所述初级RCD吸收回路相连接,所述初级RCD吸收回路及主控IC组件分别与所述电感变压器相连接,所述电感变压器与所述次级肖特基吸收回路相连接,所述次级肖特基吸收回路与所述直流滤波器相连接,所述直流滤波器与所述输出低压整流器相连接;所述独立SRPG电路集成组件与输出低压整流器通过信号连接。

进一步,交流电源通过插头方式、导线接入方式或接线端子方式接入到新型通信工程分布式节电装置中;

所述主控IC组件为横流/恒压原边控制器。

进一步,所述主控IC组件包括:

低压保护组件,用来监测电源电压,确保电源工作在一个合理安全的范围内,设置范围是7-12.5V;

过压保护组件,用来检测电源电压是否过高,当电源电压超过28V关闭PR902及输出,保证系统安全;

基准电压组件,用于产生内部基准电压和电流。

峰值电流控制组件,用于控制每个开关周期的峰值电流;

前沿消隐时间设置组件,用于设置前沿消隐时间,保证峰值电流控制组件不会误操作;

电压降补偿组件,用于进行线损补偿,保证在不同负载情况下,输出电压不会因为输出线太长而发生变化;

恒流控制组件,用于恒流控制,保证高精度的恒流输出;

取样和储存组件,用于采样并保持反馈电压;

误差放大器组件,是误差放大器,用于放大输出电压的误差信号,进行环路控制;

恒压控制组件,用于恒压控制,保证输出电压稳定并有好的输出精度;

时钟周期控制暂停时间控制组件,用于设定每个时钟周期的暂停时间,用于脉冲频率调制控制;

逻辑电路组件,用于接收IC的各种逻辑信号,并产生最终的控制信号;

三极管基极组件,用于用一定的电流驱动IC外部的晶体管功率管。

进一步,所述主控IC组件还包括:

稳压组件,用于产生5V的内部电源。

进一步,独立SRPG电路集成组件利用原本用作正常工作模式下的一级锁存器IV2a与IV2b作为休眠模式下的数据状态保持电路,取消以往普通的时钟独立SRPG单元电路中用作状态保持电路IV3a与IV3b。

进一步,所述独立SRPG电路集成组件包括:

clk=0时将Din输入到一级锁存器的Din数据输入控制电路;

由不间断电源VDDC供电,sw0=1时将Db状态锁存的一级锁存器;

sw1=1时Qb=n0=~Qb,用于传输缓冲的第一级传输门BUF0;

电源恢复阶段,当VDD导通且pgb=0时用来将Db的状态传输给Qb,用于传输缓冲的第二级传输门IV4;

为SRPG电路的反相器输出的反相器输出门IV5;

用来产生控制SRPG的逻辑信号的ND0、NR0、IV0与IV1;

所述Din数据输入控制电路包括:MP0、MP1、MP2以及MN0、MN1、MN2;

一级锁存器包括:IV2a、IV2b。

所述新型通信工程分布式节电装置的输入电压为AC 85-240 V,输出电压为DC 1-100V。

所述主控IC组件采用主控IC PR902。

本实用新型提供的新型通信工程分布式节电装置,主控IC组件通过在初级侧电感检测和监管之功能,在不需要光耦和TL431的情况下提供了稳定的输出电压,独有的内置恒压CV和恒流CC控制,实现了高精度的恒压CV和恒流CC输出,有效地满足了大多数充电器的应用需求,同时提高了输出电流的精度,具有较强的推广与应用价值。该新型通信工程分布式节电装置在待机状态时的待机功耗较小,节电效果明显,利于能源的可持续利用。

本实用新型由于复用IV2a与IV2b作为正常工作模式的数据锁存以及VDD电源断电后的数据状态锁存,不像以往的普通时钟独立SRPG电路单元那样需要额外增加IV3a与IV3b作为断电后的数据状态锁存电路,更节省了电路面积;且因为VDD断电后,原先的数据状态直接被IV2a与IV2b锁存,当VDD恢复上电后,数据无需通过以往电路中的IV4而传输到Db,相比以往的普通的时钟独立SRPG电路单元,具有更小的电路面积,其状态恢复的响应速度更快,保证了相关设备的正常运行。

附图说明

图1是本实用新型实施例提供的新型通信工程分布式节电装置的结构图;

图2是本实用新型实施例提供的主控IC组件的原理接线图。

图中:11、电源输入滤波器;12、整流器;13、初级RCD吸收回路;14、主控IC组件;15、电感变压器;16、次级肖特基吸收回路;17、直流滤波器;18、输出低压整流器;19、独立SRPG电路集成组件。

图3是本实用新型实施例提供的独立SRPG电路集成组件示意图。

图4是本实用新型实施例提供独立SRPG电路集成组件的工作时序图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本实用新型进行进一步的详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本实用新型,并不用于限定实用新型。

图1示出了本实用新型实施例提供的新型通信工程分布式节电装置的结构。为了便于说明,仅示出了与本实用新型相关的部分。

该新型通信工程分布式节电装置包括:电源输入滤波器11、整流器12、初级RCD吸收回路13、主控IC组件14、电感变压器15、次级肖特基吸收回路16、直流滤波器17、输出低压整流器18、独立SRPG电路集成组件19;

电源输入滤波器11与整流器12相连接,整流器12与初级RCD吸收回路13相连接,初级RCD吸收回路13及主控IC组件14分别与电感变压器15相连接,电感变压器15与次级肖特基吸收回路16相连接,次级肖特基吸收回路16与直流滤波器17相连接,直流滤波器17与输出低压整流器18相连接。

所述独立SRPG电路集成组件19与输出低压整流器18通过信号连接.

在本实用新型实施例中,新型通信工程分布式节电装置的输入电压为AC 85-240 V,输出电压为DC 1-100V。

在本实用新型实施例中,交流电源可通过插头方式、导线接入方式或接线端子方式接入到新型通信工程分布式节电装置中。

主控IC组件14为横流/恒压原边控制器。

下面结合附图及具体实施例对本实用新型的应用原理作进一步描述。

如图1所示,该新型通信工程分布式节电装置包括:电源输入滤波器11、整流器12、初级RCD吸收回路13、主控IC组件14、电感变压器15、次级肖特基吸收回路16、直流滤波器17、输出低压整流器18共八个部分。电源输入滤波器11用于给新型通信工程分布式节电装置输入交流电,同时滤去不符合要求的交流电波,然后将电流传递给整流器12整流,整流之后的电流到达初级RCD吸收回路13,经过吸收以后,电流一部分到主控IC组件14,经过主控IC组件14后得到恒定的电压和电流,然后通过电感变压器15到变压器次级;电流另一部分通过电感变压器15直接到达变压器次级,两部分电流通过次级肖特基吸收回路16吸收和直流滤波器17滤波之后,再通过输出低压整流器18输出。

如图2所示,主控IC组件14主要包括:

低压保护组件用来监测电源电压,确保电源工作在一个合理安全的范围内。PR902设置的范围是7-12.5V。

过压保护组件用来检测电源电压是否过高,当电源电压超过28V关闭PR902及输出,保证系统安全。

5V稳压组件用于产生5V的内部电源。

基准电压组件产生内部基准电压和电流。

峰值电流控制组件用于控制每个开关周期的峰值电流。

前沿消隐时间设置组件设置前沿消隐时间,保证峰值电流控制组件不会误操作。

电压降补偿组件进行线损补偿,保证在不同负载情况下,输出电压不会因为输出线太长而发生变化。

恒流控制组件用于恒流控制,保证高精度的恒流输出。

取样和储存组件用于采样并保持反馈电压。

误差放大器组件是误差放大器,用于放大输出电压的误差信号,进行环路控制。

恒压控制组件用于恒压控制,保证输出电压稳定并有好的输出精度。

时钟周期控制暂停时间控制组件用于设定每个时钟周期的暂停时间,用于脉冲频率调制控制。

逻辑电路组件接收IC的各种逻辑信号,并产生最终的控制信号。

三极管基极组件用一定的电流驱动IC外部的晶体管功率管。

PR902采用原边控制技术,不需要常规缠绕电源中的光耦和TL431,节约了系统成本。反馈引脚通过辅助绕组的分压采样输出电压,送入EA组件对误差信号进行放大,再配合恒压控制组件稳定输出电压并保证良好的输出精度。在恒压工作模式下,线损补偿组件可以保证在不同负载情况下,输出电压不会因为输出线太长而发生变化。当系统工作于恒流模式时,恒流控制组件保证PR902有高精度的恒流输出。PR902采用恒流及预关断的输出驱动方式,在保证足够的驱动能力的同时,利用了功率晶体管的基区存储电荷,可以有效减少电能浪费,提高系统效率。

使用主控IC组件14充分利用PR902在变压器初级侧电感检测和监管之功能,在不需要光耦和TL431的情况下提供了稳定的输出电压,和其独有的内置恒压CV和恒流CC控制可实现高精度的恒压CV和恒流CC输出,以达到节电的目的。

本实用新型实施例提供的新型通信工程分布式节电装置,在待机状态时的待机功耗较小,节电效果明显,利用能源的可持续利用,主控IC组件14通过在初级侧电感检测和监管之功能,在不需要光耦和TL431的情况下提供了稳定的输出电压,独有的内置恒压CV和恒流CC控制,实现了高精度的恒压CV和恒流CC输出,有效地满足了大多数充电器的应用需求,同时提高了输出电流的精度,具有较强的推广与应用价值。

如图3,是本实用新型实施例提供的独立SRPG电路集成组件示意图。

包含一个输入控制电路(MP0、MP1、MP2以及MN0、MN1、MN2组成)、一级锁存器(IV2a与IV2b组成)、第一级传输门BUF0、第二级传输门IV4以及反相器输出门IV5。

采用原本用作正常工作模式下的一级锁存器IV2a与IV2b作为休眠模式下的数据状态保持电路,取消以往普通的时钟独立SRPG单元电路中用作状态保持电路IV3a与IV3b(断电时无需采用IV3a与IV3b来保持数据状态),使SRPG电路的面积更小,又提升了状态恢复的响应速度;电路成本更低。

下面结合工作原理对本发明组进一步描述。

如图3,是本实用新型实施例提供的独立SRPG电路集成组件的ND0、NR0、IV0与IV1:用来产生控制SRPG的逻辑信号;

MP0、MP1、MP2以及MN0、MN1、MN2:Din数据输入控制电路,clk=0时将Din输入到IV2a与IV2b组成的锁存器;

IV2a、IV2b:数据锁存器且由不间断电源VDDC供电,sw0=1时将Db状态锁存;

BUF0:为三态传输缓冲,sw1=1时Qb=n0=~Qb;

INV4为三态传输门:电源恢复阶段,当VDD导通且pgb=0时用来将Db的状态传输给Qb;

IV5:为SRPG单元的反相器输出门;

下面结合基本操作方法对本实用新型作进一步描述。

如图4所示,

1)正常工作模式下,pgb=1时,VDD正常供电,数据输入端Din的数据可以从SRPG单元中输入并锁存,其工作原理为:clk=0时,sw0=0且sw1=0,Din通过MP2、MN2输入到IV2a,Db=~Din,n0=Din;当clk=1时,sw0=1且sw1=1,IV2b导通,将数据锁存,同时BUF0也导通,Din可以被IV5送到Q端,也即Qb=Din,Q=~Din。

2)休眠省电模式下,pgb=0时,然后VDD电源被切断,VDDC正常供电,此时SRPG单元进入休眠省电模式,内部锁存的Din状态保持,工作原理为:pgb=0,sw0=1,MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分关闭,外部Din数据不会输入;由于VDDC不间断供电,IV2a、IV2b形成锁存,Db与n0的状态保持(也即原先外部输入的Din的数据状态得以保持);BUF0与IV4都处于掉电状态,Qb为不定态。

3)状态恢复模式下,VDD电源接通如果此时pgb=0时,MP0、MP1、MP2、MN0、MN1、MN2组成的输入控制部分仞处于关闭状态,而IV4与BUF0导通,将IV2a与IV2b锁存的Db的数据状态传送给Qb,也即Qb=Db,因而SRPG单元之前的数据状态得以恢复。

图4是本发明实施例提供新型的时钟独立SRPG电路系统的工作时序图:

时间1是正常供电情况下(VDD与VDDC正常供电)SRPG在clk=0时接收Din数据,clk=1时数据在锁存器(IV2a与IV2b)中锁存并通过BUF0与IV5送往下一级;

时间2是pgb=0且VDD还在正常供电时,Din无法通过数据输入控制电路,锁存器IV2a与IV2b导通(因IV2a与IV2b的电源为不间断电源VDDC)且BUF0关闭,Din被锁存在Db与n0;

时间3是VDD断电情况下,由于VDD断电且只有VDDC正常供电,因而IV2a与IV2b仍然导通,Din被IV2a与IV2b锁存,SRPG单元的其它器件处于休眠状态;

时间4是VDD恢复但pgb=0时,由于IV4与BUF0导通,Qb恢复到Db的状态;

时间5是VDD恢复且pgb由0变1时,SRPG单元进入正常工作模式。

本实用新型中,由于复用IV2a与IV2b作为正常工作模式的数据锁存以及VDD电源断电后的数据状态锁存,不像以往的普通时钟独立SRPG电路单元那样需要额外增加IV3a与IV3b作为断电后的数据状态锁存电路,更节省了电路面积;且因为VDD断电后,原先的数据状态直接被IV2a与IV2b锁存,当VDD恢复上电后,数据无需通过以往电路中的IV4而传输到Db,相比以往的普通的时钟独立SRPG电路单元,具有更小的电路面积,其状态恢复的响应速度更快。

以上仅为本实用新型的较佳实施例而已,并不用以限制本实用新型,凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本实用新型的保护范围之内。

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