数字控制集成电路系统的制作方法

文档序号:7309238阅读:254来源:国知局
专利名称:数字控制集成电路系统的制作方法
技术领域
本发明涉及数字电机驱动集成电路(IC)控制系统,用于采用多相线圈和硅线圈驱动的永磁、无刷、无传感器、球形轴承和流体动力学轴承直流电机,并且可以扩展到数字数据通信、数字成像处理和多媒体通信应用中。
直流电机驱动的一个重要技术课题是30度电学角度、50%换向间隔的换向延迟。过去的几年中有多项专利涉及该论题。在美国专利5221881中,采用了3个计数器一个是对零交叉周期进行计数的增量计数器。另外两个是减量计数器,其中第一减量计数器减量计数直至为零以产生换向延迟信号;第二减量计数器在第一减量计数器完成计数后开始减量计数以产生屏蔽时间。“当检测到零交叉时,增量计数器的计数加载入第一和第二减量计数器,随后增量计数器复位以开始新的换向周期。”在美国专利5317243中,甚至采用了4个计数器,其中增加的计数器用作加速或减速计数器。
应该指出的是上述技术存在着一些技术上的缺陷。计数器需要同时完成停止、加载、复位和重新开始计数的操作。不管怎样,这都需要花费一定的时间.停止-加载-复位-重新开始被称为离线而非实时信号处理,因此由于缺乏跟踪,所以精度受到一定的限制。为了执行周期计数器的停止-加载-复位-重新开始程序,可能需要4个不同的连续命令信号。这无法同时进行。换句话说,这必须以“一次一个命令”的方式进行。因此零交叉点无法按照实际情况被精确地表示出来。当周期计数器处于时间复位周期时,可以将其视为“离线”情形。据此,这里所述的离线将导致不需要的持续波动。
在美国专利5233275中,提出了一种延迟电路,它包括至少一对电阻-电容。众所周知,一旦设定了电阻-电容的时间常数,则在电机运行期间将无法改变时间常数。对于低速和高速电机转动,固定时间常数是不能满足要求的,也无法与动态电机性能匹配。另一方面,用户对于寻求不同类型电机的优化电阻-电容时间常数总会感到一定的困难。对用户来说,选择合适的电阻-电容值以匹配非统一的电机常数甚至也有困难。
在无传感器、无刷、永磁直流电机驱动应用中,众所周知的是,成功启动电机的首要困难是死点、头部粘滞、启动扭矩小和不知道电机位置。而且,启动失败或者启动可靠性是硬盘驱动(HDD)工业中的重要课题。
在美国专利4876491中,为了监视电机位置,采用了高频换向“电机的每个功率相上施加了短电流脉冲,对其作出响应的电机电流经过测量以确定电机的位置信息。”在该发明中,在电机启动阶段采用高频换向并不高明。如果反向转动保护设计得不好,在许多情况下它可能会导致反向转动。相反,电机启动适合采用低于电机速度达到稳定状态时频率的较低频率。同样应该指出的的问题是,即使能偶然找到零交叉点,但是这绝不意味着能够理所当然地获得较大的启动扭矩。有时候,虽然可以找到零交叉点,但是电机转动得仍然缓慢而艰难。因此,在找到零交叉点之前,必须产生较大的启动扭矩。
在美国专利5323094中,提出了改变电流反向的方法。该方法能够获得较大的启动扭矩,但是在启动周期内却无法与电机同步。同步不正确的较大扭矩将引起电机反向转动和取消正负扭矩。为了产生大启动扭矩并确保零交叉点的产生,本发明提出了一种数字启动方法,它能够在电机启动期间提供最大的功率效率。
在许多电子学领域内,锁相环路(PLL)和锁频环路(FLL)被用来控制频率和相位。PLL系统的缺点是只能在有限范围的频率下工作,如果电路受到相当程度的机械或电学扰动,则可能无法在某一频率范围内锁定。
由于PLL存在这个问题,所以一些发明人将FLL加入PLL以构成两个回路和两个检测器。在美国专利5275534中,揭示了一种电视接收机,它由“共同耦合于包含两个共同回路并包含环路滤波器和可控振荡器的环路支路的相位检测器和频率检测器”组成。在美国专利4929918中,采用了“锁相环路与锁频环路互连的VCO形式”。FLL包含DAC而PLL包含另一个DAC以及VCO。作为另一个例子,在美国专利4890071中,“电压受控振荡器(VCO)包含由第一反馈路径构成的锁频环路(FLL)和由第二反馈路径构成的锁相环路(PLL)。”上述发明的策略是避免VCO对频率范围的限制并获得较宽的频率动态响应范围,但是与此同时,电路复杂性也明显增加。
本发明的目的在于提供一种数字控制电路系统来代替PLL和FLL。通过采用数字计数器、寄存器、DAC和算法逻辑电路,可以得到数字锁定环路(DLL)以省去VCO并从电路设计上简化电路。
根据本发明的一个方面,一种用于驱动带有多相绕组的永磁直流电机的数字控制电路系统,电机是电刷或者无刷型的,电机的枢轴是球形轴承或者流体动力轴承,而且,电机的线圈是感应或者硅的,这种所述数字控制电路采用与反电动势零交叉点相关的两个计数器来完成数字延迟、数字屏蔽、数字清零、数字启动和数字锁定环路速度控制,其中在两个所述计数器内交替进行计数过程,一次一个计数器工作,每个计数器只对特定的半个零交叉周期计数,但是计数结果可以互相共享,先前的计数结果对后者起着基准作用,而后者又总是以二进制的方式,在线地跟随在先前计数结果给出的基准后面,反过来也是如此;
所述的每次计数都是实时信号处理。在电机运行期间发生的所用反电动势零交叉事件都由所述的两个计数器借助数字计数来观察和识别,计数器具有存储器的功能,可以提供运动的最新情况,计数过程不仅寻找换向间隔的中心点而且以在线方式对电机旋转的动态事件进行采样;所述计数过程能够智能化地确定转子位置、运动速度、优化的换向角度延迟、计数器清零和屏蔽时序。
根据本发明的另一方面,所述的数字控制电路系统由数字延迟电路组成,所述数字延迟电路由两个计数器(第一和第二计数器)与计数器时钟控制电路、数字清零电路和两个逐位比较器组合后构成。
数字延迟的目的是从最近的计数数据中确定50%的换向间隔,即寻找与优化切换点偏离30度的零交叉点的中心点。
第一和第二计数器交替对零交叉点的时间间隔进行计数,一次一个计数器,并且是对上升沿和下降沿而言。第一计数器可以从零交叉点的上升沿开始到下降沿结束进行计数而第二计数器可以从零交叉点的下降沿开始到上升沿结束进行计数。第一和第二计数器可以共享计数数据,这意味着先前的计数结果对后者起着基准作用,而后者又总是以二进制的方式,在线地跟随在先前计数结果给出的基准后面,反过来也是如此。
没有必要将数据从一个计数器载入另一个计数器。第一计数器总是保持其计数的数据直到数字清零信号到达。同样第二计数器总是保存其计数数据除非清零。
两个逐位比较器在线地与第一和第二计数器直接相连。这种所述在线连接按照“右移一位”设计以在二进制方式下获得反电动势零交叉点的中心点。此外,通过利用逐位相等比较器截取某些位,可以在特定的应用中实现不同的延迟角度。
反电动势控制相等比较器MAG1、MAG2的输出。根据零交叉点的逻辑电平,如果MAG1的数据可以在零交叉点的逻辑低电平下传递,则MAG2将受与门逻辑门控制处于“禁止出口状态”。同样,如果MAG2的数据可以在零交叉点的逻辑高电平下传递,则MAG1将受与门逻辑门控制处于“禁止出口状态”。
根据本发明的另一方面,所述的数字控制电路系统包含数字清零功能。这里所述的数字清零是在找到中心点之后而在下一次循环计数周期到达之前以正确的时序对第一和第二计数器复位。这里所述的数字清零功能由两个D-ff或者其他相似的电路装置完成,都包含中心点信号和反电动势零交叉点。
中心点起着所述两个D-ff的时钟信号的作用。如果D-ff为正边沿触发,则中心点信号将反转。则确保了数字清零信号只是在找到中心点之后才施加到计数器上。这种由中心点构成的时钟根据预设的D-ff切换每个D-ff的输出。这里所述的D-ff的预设受反电动势零交叉点的控制以匹配作为与反电动势零交叉点有关的中心点时钟的时序。
数字清零操作由真值表指导,其中当预设信号为逻辑“低位”时,不管时钟和数据输入,可以将D-ff的输出预设为逻辑“高位”,而当预设为逻辑“高位”时,D-ff的输出将由时钟信号切换。时钟信号总是使D-ff的输出从逻辑“高位”切换至逻辑“低位”,产生数字清零信号以清除计数器。在切换之后,当零交叉点改变其极性时,将再次启动预设,并且再次将D-ff的输出设定为逻辑“高位”,随后计数器可以开始计数并在计数器内保持计数直到数字信号到达。这里所述的预设是面向零交叉点的并根据反电动势零交叉点的极性按照相反的逻辑方式作用于两个D-ff,因此数字清零可以一次只作用于一个计数器上。数字清零信号可以是一个脉冲或者一段时间间隔,但是数字清零信号的时序必须在零交叉点边缘到来之前并在找到中心点之后产生间隔。
根据本发明的另一方面,所述数字控制电路系统具有数字启动。在所述数字启动中,由于电机和负载惯量特性,启动换向由零交叉点的特定频率的预先设定中心点设定。这种所述预先设定中心点具有两个功能。首先当反电动势零交叉点不存在时,它起着虚拟零交叉点的中心点的作用。其次,在发生反电动势零交叉点之后,将动态改变为零交叉点的真实中心点。实际上,数字启动可以考虑为数字延迟0/2的特殊情形。
在数字启动中,第一计数器将从t=0(+)开始计数而第二计数器由于不存在零交叉信号将不进行计数。在t=0(+)时刻,由于两个计数器内的数据为零,所以MAG1将立即产生虚拟中心点信号。因此,虚拟中心点可以识别为0/2。数字启动在零角度延迟下启动。
这里所述的中心点由计数器时钟频率定量化。总的计数可以解释为时间周期,它等价于激发电流脉冲宽度。从t=(0+)到计数器饱和的时间周期称为预测的零交叉点的时间周期,或者称为启动激发电流脉冲宽度。这种预测的零交叉点基本上由计数器时钟频率和计数器动态范围确定。
在数字启动中,选择的启动时钟频率为运行时钟频率的n分之一,n一般介于5-9之间。改变计数器时钟频率意味着改变启动激发电流脉冲宽度,或者预测(或虚拟)的零交叉点从t=0+到计数器饱和期间的时间周期。
但是如果只有零交叉点发生,则数字启动将动态地改变为数字延迟。第一和第二计数器将相对零交叉点的正(零交叉点的上升沿)负(零交叉点的下降沿)交替计数。
保存在第一和第二计数器内的数据将保存下来并由与反电动势零交叉点有关的数字清零信号清除。中心点将按照反电动势零交叉点的行为动态地变化。因此中心点将不再是常数0/2。它正比于电机速度并且是时间t和转子位置θ的函数。
在这里所述的数字启动中,启动环路在t=0处闭合,即反电动势从t=0+处启动。虽然t=0时没有零交叉点,但是已经有预测的中心点。在电机启动期间,激活第一换向信号之后反电动势零交叉点将不再出现。此时,预先确定的中心点将发送第二换向信号,依此类推。
一旦产生反电动势零交叉点,数字延迟将瞬时接收数字启动。换句话说,数字延迟将动态和正比于转动速度地在0-30度电学角之间改变延迟角(优化的换向点、反电动势零交叉中心点)。在这种延迟角过渡期间,不仅发生角向延迟偏移,而且反电动势控制的计数过程将与电磁场的转动同步(借助计数),并且同时使电机加速达到所希望的速度。电机加速度借助数字延迟(它是转动速度的函数)在优化的换向条件下进行。因此数字启动无需转子位置信息,也不用传感器。
根据本发明的另一方面,所述数字控制电路系统采用两种时钟频率来启动、加速和运转电机。一个频率为启动时钟频率Fs,另一个为运转时钟频率Fr。一般在电机加速期间达到预先设定速度时,启动频率Fs就变为运转频率Fr,并且可以由数字计数器数字切换。
启动频率Fs和运转时钟频率Fr由时钟频率开关电路控制。这种时钟频率开关电路提供了开关功能,其中当电机的转动达到预先设定的速度时,启动时钟频率Fs可以切换至运转时钟频率Fr。同样,如果电机运转速度低于预先设定速度时运转频率可以切换回开始频率。
通常所述预先设定速度可以由直接包含在第一或第二计数器内或者与计数器的锁存器相连的多输入与门和多输入或非门确定,只要反电动势不存在时所述计数器不进行操作即可。锁存器(第一和第二计数器的)由用来确定电机速度的零交叉信号使能。
根据本发明的另一方面,所述数字控制电路系统的数字计数器具有由两个与数字延迟中计数器相同的计数器产生的屏蔽功能。在本发明中,数字屏蔽在整个电机运行期间是全范围和全相屏蔽,除了反电动势零交叉点的边沿(上升沿和下降沿)以外,作用于每个相和每个换向间隔。换句话说,不管是赋能状态还是非赋能状态,各个相都同时执行所述的数字屏蔽,只是在反电动势零交叉点的边沿(负的和正的边沿)不起作用。
在永磁场包含多个其结构决定反电动势零交叉点的性质的磁极对的基础上,提出了理论零交叉点,它应该发生在零扭矩点或者零交叉点的磁极对附近。这种想法是数字屏蔽信号应该在最大值范围内处于使能状态而只是在反电动势零交叉点的最小值范围内处于不能状态。屏蔽使能时间越长,屏蔽不能时间越短。这是所述数字屏蔽发明的起源和与已有的数字屏蔽或其他技术的不同之处。
作为唯一的解决办法,两个计数器不仅用作数字延迟,而且用作数字屏蔽。在数字屏蔽过程中,保存在计数器内的数据按照数字延迟中描述的方法进行处理,但是需要提供数据截断来引导数字屏蔽信号。
逐位比较电路与数字延迟中描述的是相同的,但是逐位对的次序从(n+1)/2开始到(n-1)结束,或者从(m+1)/2开始到(n-1)结束。从n(0)到{(n+1)/2-1}或者从m(0)到{(m+1)/2-1}被截断并将用于形成数字屏蔽信号。
位截断导致带有半个零交叉点相移的逻辑高位“束缚零交叉”和逻辑低位“束缚零交叉”,这意味着在交替计数过程中位截断使脉冲宽度不同。“束缚零交叉”意味着精确的反电动势零交叉点包含“束缚零交叉”内,相对“束缚零交叉”的边沿具有一定的相移。
通过与逻辑高位“束缚零交叉”和逻辑低位“束缚零交叉”,可以获得高位和低位“束缚零交叉”之间的边沿差异,在电机换向期间它可以用来作为精确的屏蔽信号,并在发生反电动势零交叉点时处于不能状态。
根据本发明的另一方面,所述数字控制电路系统包含数字锁定环路(DLL)。数字锁定环路可以定义为利用反馈在输出数字信号与参考数字信号之间维持一定关系的系统。
在DLL中,其二进制数字代表多个时钟脉冲的计数器产生反馈数字信号,其二进制数字可以通过串行口预先设定的寄存器提供若干参考数字信号,数字比较器在诸如并行全加法器之类的算术运算器件的控制下操作。环路滤波器是用来控制DLL动态和系统特性的电路。
如以上所述的数字控制电路系统有两个n位计数器,即在数字延迟以及数字屏蔽中所述的第一和第二计数器。保存在每个计数器内的计数数据通过两个D锁存器受到反电动势零交叉点的控制。所以一次只能按照零交叉逻辑电平的高低,向NOR门传送一个计数器的数据。这里的NOR门用于在送至n位全加法器之前使二进制数据反相为它的补码形式。
两个锁存器被用来从数字计数器中轮流取出数据并使数据在零交叉点的边沿没有变化时保护数据不被数字清零信号清除。换句话说,即使数字清零信号在零交叉变化到来之前清除了计数器内的计数,但是锁存器内输入的数据仍然不受所述数字信号的影向。当零交叉边沿变化时锁存器内的数据将被快速去除。在零交叉逻辑高电平期间,第一计数器的数据可以流入n位并行全加法器而在零交叉逻辑低电平时,第二计数器的数据通过数据总线传递。
采用一个n位串行端口寄存器,用来通过串行端口存储外部μC或可编程设定。串行时钟、串行输入、复位和R/W的I/O用来与外部数字信号通信。在电机速度控制中,可以以数字方式将所希望的电机速度经串行端口I/O输入串行端口寄存器。串行端口寄存器的输出直接与n位并行全加法器相连。
在电机速度控制中,参考速度可以数字编程,或者从μC经串行端口传递到串行寄存器。计数器计数的动态速度可以保存在并行计数器寄存器或者锁存器内,或者可以通过数据总线控制器送至n位并行全加法器中。动态速度与所希望速度之间的速度差,或者称为误差由n位全加法器计算。
通过采用2的补码系统,可以将负数表示出来并完成减法运算。在减法运算中,作为动态电机速度计数的数据变为2的补码并与春夏寄存器内保存的参考速度相加。并行全加法器的输出表示所希望电机速度与2的补码形式(如果结果为负)的动态电机速度之间的差值。进位Co指示减法结果的正负。
如果进位为逻辑1,则减法结果为正。此时,表示参考的数字形式数据与动态的数字形式数据之间的差值采用二进制形式。但是如果进位Co为逻辑0,减法的结果为负并采用2的补码形式。因此必须从2的补码形式转换为二进制形式。这可以由EX-NOR完成,其中进位Co送至每个EX-NOR门以同S0、S1、…、Sn-2、Sn-1分别进行比较。所揭示的EX-NOR电路的作用是在减法结果送至n位DAC之前翻译为二进制形式。
在传递减法结果的过程中,2的补码的倒数只是从2的补码转换为1的补码。为了将1的补码反转为2的补码,必须将1加入1的补码。虽然这可以由另外的并行全加法器完成,但是成本过高。当减法结果为负时,也许会失去一次计数的精度,则意味着动态旋转速度低于所希望速度。这样就在成本与性能之间达到了一种平衡。
在反转2的补码之后,获得了一个可以送至n位DAC(数字-模拟转换器)的误差信号。如上所述,当信号为正时,DAC完全与一个n位DAC一样,但是,如果误差信号为负,则由于1的补码,所以DAC与n-1位DAC一样。这种一位精度损失可以借助与计数器长度有关的DAC位的长度来平衡。如果DAC的位长度足够长,则这种一次计数的损失可以忽略不计。
旋转速度误差为一系列的二进制位,其中进位Co是结果的符号位并指示结果为“+”(逻辑1)还是“-”(逻辑0)。如果符号为“+”,则意味着电机速度低于额定速度,所以电机需要加速。如果符号为“-”,则则意味着电机速度高于额定速度,所以电机需要减速。如果误差为零,则意味着电机速度正好满足要求,所以无需采取任何动作。由于误差信号由数字位定量,所以它不仅给出了速度误差的反相,而且也提供了表示精确的速度偏离的定量值。
在DLL框图中,F(s)为环路滤波器而K为环路转换增益。环路滤波器用于控制DLL的动态特性和系统的性能。F(s)项用来表示这种滤波器的Laplace变换函数。闭合环路变换函数H(s)可以写为H(s)=do(s)/di(s)=KF(s)/{S+KF(S)}环路误差函数可以表示为{di(s)-do(s)}=/dj(s)=de(s)/di(s)=s/{s+KF(s)}开路环路传递函数G(s)表示为G(s)=KF(s)/s根据本发明的另一方面,所述数字控制电路系统可以采用两个DAC实现。有两个n位DAC,DAC I和DAC II。DAC I从携带最近动态速度信息的锁存器L和M接收数据。DAC II从具有可编程和外部μC访问功能的串行输入电路接收数据。一般地,DAC I和DAC II的输出为电流。通过操作放大器,可以将所述电流转换为具有如下关系的电压Vo=KRo{Σi=0n-1di-Σi=0m-1Di}]]>这里K为DLL环路的权重增益而Ro是AMPI的馈送前向增益,Vo是DACI和DAC II之间的误差信号。误差信号Vo将送至Trans环路以控制电机驱动应用中的电流。
以下将结合附图和实施例对本发明作进一步的详细描述。本发明的其他的目的、特点和优点将在以下的描述中变得更加清楚。


图1是表示根据本发明的数字控制电路的结构框图;图2是表示一个数字延迟电路的示意图;图3是表示一个计数器时钟控制电路的电路图;图4是表示相对于零交叉点的计数器时钟信号的波形图,其中(a)为反电动势零交叉点,(b)为第一计数器时钟,(c)为第二计数器时钟;图5是表示相对零交叉点的数字清零信号的波形图,其中(a)为零交叉点,(b)为第一计数器内的数据,(c)为第二计数器内的数据,(d)为L锁存器内的数据,(e)为M锁存器内的数据;图6是表示相对预定中心点的计数器溢出点的示意图,其中(a)为计数器溢出点,(b)为预定中心点;图7是表示计数器时钟分频和选择的电路图;图8是表示时钟频率开关电路的示意图;图9是表示数字屏蔽的示意图,其中(a)为电机的永磁场,(b)为理论零交叉点,(c)为理想的数字屏蔽信号;
图10是表示一个数字屏蔽电路的示意图;图11是表示图10所示电路输出波形的示意图,其中(a)为逻辑高位“束缚零交叉点”,(b)为逻辑低位“束缚零交叉点”,(c)为数字屏蔽,(d)为反电动势零交叉点;图12是表示一个数字锁定环路(DLL)的方框图;图13是表示一个数字锁定环路(DLL)的方框图;图14是表示采用两个DAC的DLL电路的方框图;图15是表示一个换向信号发生器的方框图;图16是表示换向序列相对延迟信号的波形图。
附图中的标号表示如下110 I/O单元;111,112DAC单元;113数据总线控制器;114启动信号单元;115数字屏蔽单元;116数字清零单元;117数字延迟单元;118数字计数器;119数字滤波器;120传输环路;121数字滤波器;122换向序列器;123软切换单元;124零交叉点检测器;125计数器操作控制器;126计数器时钟频率控制器;211第一计数器;212第二计数器;213反相器1;214反相器2;215D-锁存器;711Janson计数器;712选择器;811第一锁存器;812第二锁存器;1011放大器1;1012放大器2;1013放大器3;1301全加器;1401放大器1;1402放大器2。
参见图1,图1是所述数字控制电路的结构,它包括延迟、屏蔽、清零、启动、换向序列、零交叉点检测器和计数器时钟开关电路、第一和第二计数器、锁存器、DAC串行输入以及输出部分。图2表示数字延迟电路。有两个n位计数器,即第一计数器和第二计数器。COK1和COK2分别为第一和第二计数器时钟信号。在图3中,反电动势零交叉点输入用来对准零交叉点下降沿和上升沿的D锁存器。D锁存器的输出随后送至提供增益控制和同步选通的D-ff。所述D-ff的时钟为来自图8的Ft。输出Q和Q通过两个与门,即AND3和AND4同计数器时钟频率Ft作“与”运算,从而在零交叉点计数过程的上升沿和下降沿处向第二和第一计数器分别提供计数时钟COK2和COK1。相对零交叉点的计数器时钟信号适于图4中。
CCR1和CCR2分别为第一和第二计数器时钟数字清零信号。在下面的数字清零部分将对所述数字清零操作作详细阐述。
第一计数器和第二计数器交替计数零交叉点的周期时间,一次一个计数器,并在反电动势零交叉点的上升沿和下降沿处进行。换句话说,每个计数器将只计数半个零交叉点周期,例如第二计数器可以从零交叉点的上升沿处开始计数并停止于下降沿,而第一计数器正好相反。
在本发明中,第一计数器和第二计数器中的计数过程是独立的过程,这意味着每个计数器各自仅仅计数规定的半个零交叉点周期,但是计数结果是共享的,这意味着前面的计数结果是后面计数的参照,而后面的计数总是在线地跟从在前面计数结果给出的参照之后,而反过来也是如此。
而且,本发明的每个单独的计数都是实时情况下的信号处理。在电机运行期间发送的所有事件都由所述的数字计数的两个计数器监视和识别。此外,计数器具有存储器的功能,可以提供电机最近的运行状态。计数过程不仅是寻找换向间隔的中心点,而且还采样电机转动的动态事件。因此实现了在线信号处理。
这里所述的计数过程能够“智能化”地确定是否到达优化的换向数字角度延迟。这种“智能化”保证了角度延迟精确地正比于运动速度并受计数器动态范围的影响。这种智能化由两个计数器对反电动势零交叉点的计数实现。
有两个逐位相等比较器MAG1和MAG2,它们与第一和第二计数器以二进制方式在线连接,从而使已经计数的计数器右移一位,随后比较已经计数的计数器和正在计数的计数器中相应的位,并确定每个数据对是否相等。如果相等,MAG1或者MAG2的输出就等于已经计数的计数器内保存的数据计数的50%。该数据比较过程可以归纳如下1)从已经计数的计数器的左边向右边移动一位,或者称为“右移一位”。
2)随后,当第二计数器已经完成计数而第一计数器正在计数时,将每个移动的位与正在计数的计数器内MAG1输入的同一位进行比较,例如B(1)与A(0),B(2)与A(1),…,B(n-2)与A(n-3),B(n-1)与A(n-2)。或者当第一计数器已经完成计数(或者说计数器停止计数)而第二计数器正在计数时,将每个移动的位与正在计数的计数器内MAG2输入的同一位进行比较,例如A(1)与B(0),A(2)与B(1),…,A(n-2)与B(n-3),A(n-1)与B(n-2)。
MAG1和MAG2可以确定这些数据对是否相等并寻找中心点(换向点),其具有50%的换向间隔并偏离优化切换点30度。如果MAG1中所有的数据对都是相同的,则MAG1将在零交叉点的下降沿期间寻找中心点。与门AND1控制MAG1的输出并只允许MAG1的输出在零交叉间隔的下降沿处通过与门AND1。同样,如果MAG2中所有的数据对都是相同的,则MAG2将在零交叉点的上升沿期间寻找中心点。与门AND2控制MAG2的输出并只允许MAG2的输出在零交叉间隔的上升沿处通过与门AND2。
或门OR1在零交叉周期的下降沿和上升沿期间控制来自AND1和AND2的中心点信号流。OR1的输出称为数字延迟信号并作为时钟信号送至换向序列器。
换向信号发生器(CSG)接收数字延迟信号并阐述换向序列以控制输出部分门电路的开关。这种所述的换向信号发生器(CSG)可以采用各种已知的方法来实现。在较佳实施例中,它由图15所示的6个D-ff实现。
在图15中,CCLR是D-ff的清零信号。CCLR控制着d0、d1、d2和d5的“清零”以及d3和d4的“预设”。因此,CCLR信号可以将d0、d1、d2和d5的输出设定至逻辑“低位”并将d3和d4的输出设定至逻辑“高位”。这种逻辑组合能够确保电机以规定的绕组,或者说是预先设定相-相线圈启动。CCLR信号也可以考虑为D-ff的预设信号,则意味着CCLR信号无论何时到达,D-ff(d0、d1、d2、d3、d4和d5)都设定为所述初始状态。换向序列(q0、q1、q2、q3、q4和q5)相对延迟信号的波形示于图16。
CCM是D-ff的时钟,来自数字延迟电路。CENB是D-ff的输出控制信号,决定换向信号是否传送至输出部分。假定输出部分由3个互补型电子开关器件组成。q0、q2和q4为NPN或PNP型开关器件,用来控制输出部分的上翻。q1、q3和q5为NPN或PNP型开关器件,用来控制输出部分的下翻。如果CENB为逻辑1,则允许q0、q2、q4、q1、q3和q5经或门和与门到达输出部分开关器件。但是,如果CENB为零,则禁止q0、q2、q4、q1、q3和q5经或门和与门到达输出部分的开关器件。
数字清零信号用来在找到中心点之后而在下一循环计数周期到达之前以正确的时序复位第一计数器和第二计数器。由于找到了中心点,所以前面计数的计数器中的计数数据对于下一零交叉周期不再有效。因此,在下一零交叉边沿变化到达之前必须清除这些数据。该数字清零功能由两个D-ffs或其他逻辑装置完成,包括中心点信号以及零交叉点。在较佳实施例中,所述数字清零电路和信号处理设计如下1)通过反相器1和2使MAG1和MAG2阐述的中心点信号反相,一个反相器可以将中心点的负边改变为D-ff时钟的正边,或者相反。这种设计构思可以确保在找到中心点之后数字清零信号才作用于计数器上。CE1和CE2为反相中心指针而且将分别是D-ff1和D-ff2的时钟信号。
表1数字清零操作的真值表输入 输出p时钟 DQ QL x xH LH I HH LH I IL H
2)D-ff1和D-ff2根据表1所示的真值表操作。在真值表中,P为预设,D为数据输入并与Q相联系。在该联系中,当CE1或CE2的正边沿来临时,切换Q1或Q2的输出。假定零交叉位于上升沿间隔内,则P1=1,P2=0。按照真值表,如果没有时钟信号,Q2为逻辑高位而Q1不发生变化。由于在下降沿之前,零交叉点必有上升沿出现,所以Q1=1。如同数字延迟操作中所揭示的,在零交叉点下降沿处,只有CE1可能通过AND1,但是CE2无法通过AND2,或者相反。而且,一旦CE1的正边沿来临,Q1将从先前的逻辑1切换为逻辑0。此时,数字清零信号CCR1处于准备状态。因此可以由数字清零信号CCR1清除第一计数器。该所述数字清零信号CCR1将持续下去一直到反向零交叉从下降沿变为上升沿。如果上升的零交叉来临,由于P1=0并且Q1为逻辑高位,则CCR1将不再激活。当零交叉处于上升边沿间隔内时,可以施行相似的操作。因此可以由来自数字清零电路的数字清零信号CCR2清除第二计数器。
3)CCR2信号的处理与信号CCR1的处理除了时间间隔不同之外其他地方是一样的。图5示出了与零交叉点和中心点有关的数字清零信号。
已知在电机启动期间,电源开启之后的瞬时可能不会有反电动势。在这段时间内,电机的位置是未知的。而且也不知道运动、反电动势、零交叉点和时序的信息。为此提出了数字启动的方案。
在这里所述的数字启动中,由于电机和负载特性,开始的换向信号由零交叉点预先设定规定频率的中心点设定。这里所述的预先设定中心点有两个作用。首先它在不存在反电动势零交叉点时起着虚零交叉点中心点的作用。其次,在产生了反电动势之后,它将动态改变实际的零交叉点中心点。实际上,数字启动可以视为数字延迟的特例。以下详细揭示这种数字启动的技术细节。
在数字启动中,当第二计数器因为不存在零交叉点而不进行计数时,第一计数器从t=0(+)开始计数。在t=0(+)时刻,由于两个计数器内的数据相对图3的数字延迟为零,所以MAG1立即产生虚中心点信号。因此,虚中心点只能作为0/2识别。这实际上称为零角向延迟。而且零的二分之一为零。
在激活第一换向信号之后,零交叉点可能不会如预期的那样出现。在这种情况下,第一计数器的计数处理仍然进行下去,最终导致计数饱和。这种计数饱和将引起计数器溢出。紧接着计数器溢出,第一和第二计数器内保存的数据全部为零。与此同时,由于两个计数器又一次符合0/2的条件,所以将产生第二换向信号。这种状态与t=0+时的状态一致。图6表示溢出点与预先设定中心点之间的关系。在图6中,T0、T1、…和T(n-1)为预先设定的零交叉点的周期。CC0、CC1、…和CC(n-1)是预先设定的中心点。
在本发明中,由于每个次计数由计数器时钟频率量化,所以所述的预先设定中心点被量化。总计数可以解释为时间周期。如果换向是在这种时间周期内进行,则该时间周期等于激发脉冲电流脉冲宽度。
从t=0+延续到第一计数器饱和的时间周期称为预测零交叉点的时间周期,或者称为开始激发电流脉冲宽度。这种预测的零交叉点基本上由启动频率和计数器动态范围确定为Tn=(1/fs){Σn=0n-12(n-1)}---(1)]]>这里Fs为计数器启动时钟频率。根据方程式(1),用户总是可以寻找到合适的Fs以匹配计数器的动态范围和获得需要的预测零交叉点。
这里的启动频率Fs可以通过将允许模式计数器时钟频率Fr除以一定的比率n得到Fs=Fr/n(2)Fs和Fr之间的n的范围基本上为5-9,取决于电机惯量和负载。为零获得合适的启动激发电流脉冲宽度,调整从t=0+延续到第一计数器饱和的时间周期Tn.在较佳实施例中,这种Tn可以预先由包含在图7所示选择器内的Janson计数器设定。
但是如果只产生零交叉点,则数字启动将动态改变为数字延迟。第一和第二计数器将在零交叉点的正边沿(零交叉点的上升沿)和负边沿(零交叉点的下降沿〕期间交替计数。第一和第二计数器内计数和存储的数据将由与反电动势零交叉点有联系的数字清零信号保存和清除。中心点将根据反电动势的行为不时地进行动态调整。因此中心点将不再为常数0/2。如方程式(3)所示,它正比于电机速度。方程式(3)描述了中心点(数字延迟)、时间t和转子装置θ之间的关系,并可以用来计算中心点。F(1,θ)=(1/180fr){Σn=0n-12n-1}---(3)]]>在这种数字启动中,启动环路在t=0处闭合,换句话说,反电动势开始于t=0+。虽然t=0时不存在零交叉点,但是预先确定的中心点已经产生。在电机启动期间,激活第一换向信号后可能不会出现反电动势。此时,预先设定的中心点将发送第二换向信号,依此类推。
一旦产生反电动势零交叉点,数字延迟将瞬时接收数字启动。换句话说,数字延迟将动态和正比于转动速度地在0-30度电学角之间改变延迟角(优化的换向点、反电动势零交叉中心点)。在这种延迟角过渡期间,角向延迟不仅发生偏移,而且反电动势控制的计数过程将与电磁场的转动同步(借助计数),并且同时使电机加速达到所希望望的速度。电机加速度借助数字延迟(它是转动速度的函数)在优化的换向条件下进行。因此数字启动无需转子位置信息,也不用传感器。它可以在任何时刻、任何转子位置启动电机。在本发明中,采样两种时钟频率来启动、加速和运转电机。一个频率为启动时钟频率Fs,另一个为运转时钟频率Fr。一般在电机加速期间达到预先设定速度时,启动频率Fs就变为运转频率Fr,并且可以由数字计数器数字切换。
启动频率Fs和运转时钟频率Fr由图8所示时钟频率开关电路控制。这种时钟频率开关电路提供了开关功能,其中当电机的转动达到预先设定的速度时,启动时钟频率Fs可以切换至运转时钟频率Fr。同样,如果电机运转速度低于预先设定速度时运转频率可以切换回开始频率。
在图8中,Fs和Fr分别为开始时钟频率和运转频率。在电机启动的初始状态,D-触发器的输出预先设定为Q=0,Q=1。这样,Ft=Fs,OR2的输出为启动时钟频率Fs。如果没有来自AND2的输入,这种状态将保持不变。但是,在电机的转动速度达到预先设定的速度Vt时,所述启动时钟频率Fs将关闭,而运转时钟频率Fr将开启。
通常所述预先设定速度Vt可以由直接包含在第一或第二计数器内或者与计数器的锁存器相连的多输入与门和多输入或非门确定,只要反电动势不存在时所述计数器不进行操作即可。锁存器(第一和第二计数器的)由零交叉信号使能。由于所述计数器没有激活(不存在零交叉点)时电机速度接近于零,计数器的输出也为零,所以这样做意义重大。这确保了在没有反电动势零交叉点时D-FF的AND2不会产生时钟脉冲,并且在电机速度为零或小于Vt时只有Fs激活。Vt可以定义如下V1=1/{(1/f)Σn=0n-12n-1}---(4)]]>在较佳实施例中,可以通过诸如多输入与门与多输入或非门组合之类的逻辑电路或者其他逻辑电路硬件实现该公式。AND1和NOR1的输入信号b(0)、b(1)、…、b(n/2)、b(n/2+1)、…、b(n/2+2)、b(n/2+3)、…b(n-2)、b(n-1)来自声音计数器的锁存器,当零交叉点不存在时不进行操作。门AND1检验预先设定速度Vt的所有逻辑“1”位而门NORI检验所有的逻辑“0”位。门AND2只在达到所述预先确定速度时才提供时钟脉冲。如果Vt满足条件,D-FF切换一次,因此切换为Q=1,Q=0,则Ft=Fr。
当启动时钟频率Fs切换至运转时钟频率Fr之后,出于各种原因,电机速度可能会跌落至Vt以下。在这种情况下,通过图8中D-FF的清零CLR可以使运转时钟频率切换至启动时钟频率Fs。
为了完成这种切换,必须即时检测低于Vt的速度。利用不同逻辑组合的逻辑电路硬件可以实现这种检测,但是这种所述逻辑电路将只从计数器或者计数器的锁存器获取输入信号。在较佳实施例中,多输入与非门起着这种作用而低于Vt的速度信息来自第一计数器的锁存器,一旦电源接通就立即开始计数而不管是否存在反电动势零交叉点。
在图8中,门NAND1通过来自第一计数器的锁存器的信号A(n/2+2)、A(n/2+3)…A(n-2)和A(n-1)收集动态速度信息。假定这些位在满足Vt时为逻辑“0”。但是如果电机速度为零或者低于Vt,则这些位也可以假定为逻辑“高”。如果是这种情况,由于某个低于Vt的速度,NAND1的输出为逻辑“0”,并且引起了Dff的清零信号CLR。因此,一旦发送清零信号,运转时钟频率Fr可以切换回启动时钟频率Fs。通过选择A(n/2+2)、A(n/2+3)…A(n-2)和A(n-1)的位,可以在运转时钟频率Fr切换回Fs之前确定所需的低速度。
一旦电机达到预先设定的速度vt,AND1和NOR1将检测到这种情况并向D-ff发送时钟以立即将Ft从Fs切换至Fr。
数字屏蔽在整个电机运行期间是全范围和全相屏蔽,除了反电动势零交叉点的边沿(上升沿和下降沿)以外,作用于每个相和每个换向间隔。换句话说,不管是赋能状态还是非赋能状态,各个相都同时执行所述的数字屏蔽,只是在反电动势零交叉点的边沿(负的和正的边沿)不起作用。因此,本发明的数字屏蔽可以确保检测到的是真实的反电动势零交叉点,在反电动势检测期间噪声和高次的零交叉点可以完全屏蔽掉。
图9表示所述数字屏蔽的概念。在图9中,(a)为电机的永磁场;(b)为理论零交叉点;(c)为理想的数字屏蔽信号。永磁场包含多个磁极对,其结构决定了反电动势零交叉点的性质。理论零交叉点应该发生在零扭矩点或者零交叉点的磁极对附近。这种想法是数字屏蔽信号应该在最大值范围内处于使能状态而只是在反电动势零交叉点的最小值范围内处于不能状态。屏蔽使能时间越长,屏蔽不能时间越短。这是所述数字屏蔽发明的起源和与已有的数字屏蔽或其他技术的不同之处。
图10解释了这种数字的工作情况。在较佳实施例中,数字延迟中所寻址的两个n位数字计数器产生所述数字屏蔽信号。在本发明中,两个计数器不仅用于数字延迟而且用作数字屏蔽。在数字屏蔽过程中,保存在计数器内的数据按照数字延迟中描述的方法进行处理,但是需要提供数据截断来引导数字屏蔽信号。
在图10中,假定第一和第二计数器为n位计数器。逐位比较电路与数字延迟中描述的是相同的,但是逐位对的次序从(n+1)/2开始到(n-1)结束,或者从(m+1)/2开始到(n-1)结束。从n(0)到{(n+1)/2-1}或者从m(0)到{(m+1)/2-1}被截断并将用于形成数字屏蔽信号。
在图10中,Mag1和Mag2为由多个EX-NOR门构成的逐位比较检测器。通过Mag1和Mag2,可以获得作为图11中所示的Zero1和Zero2的逻辑高“束缚零交叉”和逻辑低“束缚零交叉”。在Zero1和Zero2之间存在强循环零交叉相移。这是由于两个计数器交替地在反电动势零交叉正负边沿计数的缘故。此外,在交替的计数过程中位截断使得脉冲宽度不同。虽然Zero1和Zero2不是精确的反电动势,但是从数字计数的意义上来说它们具有反电动势零交叉点的特性。如图11(a)、(b)所示,Zero1和Zero2之间的边沿差异通过图10中的与门被用于构成数字屏蔽信号。数字屏蔽信号示于图11(c)中。
在图10中,COMP1、COMP2和COMP3是将反电动势的各相与中性点进行比较的比较器。ED1、ED2和ED3是通过ENABLE受数字屏蔽信号控制的D锁存器。ED1、ED2和ED3的输出随后输出到EXOR门以获得真实的反电动势零交叉点。
在数字信号处理(DSP)中首先提出了数字锁定环路(DLL),并且第一次用于直流电机驱动速度控制中。所提出的数字锁定环路可以定义为利用反馈在输出数字信号与参考数字信号之间维持一定关系的系统。DLL可以用于许多控制信号频率或者相位的应用场合。这些应用包括频率同步器、模拟和数字调制与解调、时域和频域调制等。
图12表示基本DLL系统的框图。计数器产生反馈数字信号,计数器的二进制数字代表若干时钟脉冲,寄存器提供若干参考数字信号,寄存器的二进制数字可以通过串行口预先设定,而数字比较器在诸如并行全加法器之类的算术运算器件的控制下操作。环路滤波器是用来控制DLL动态,也即系统特性的电路。严格地讲,本发明的数字信号是统称为数字信号的二进制信号。
在图12中,有两个n位计数器,即在数字延迟以及数字屏蔽中所述的第一和第二计数器。保存在每个计数器内的计数数据通过两个D锁存器,即锁存器M和L受到反电动势零交叉点的控制。所以一次只能按照零交叉逻辑电平的高低,向NOR门传送一个计数器的数据。这里的NOR门用于在送至n位全加法器之前使二进制数据反相为它的补码形式。
两个锁存器被用来从数字计数器中轮流取出数据并使数据在零交叉点的边沿没有变化时保护数据不被数字清零信号清除。换句话说,即使数字清零信号在零交叉变化到来之前清除了计数器内的计数,但是锁存器内输入的数据仍然不受所述数字信号的影响。当零交叉边沿变化时锁存器内的数据将被快速去除。在零交叉逻辑高电平期间,第一计数器的数据可以流入n位并行全加法器而在零交叉逻辑低电平时,第二计数器的数据通过数据总线传递。
采用一个n位串行端口寄存器,用来通过串行端口存储外部μC或可编程设定。串行时钟、串行输入、复位和R/W用来与外部数字信号通信。在电机速度控制中,可以以数字方式将所希望的电机速度经串行端口I/O输入串行端口寄存器。串行端口寄存器的输出直接与n位并行全加法器相连。
这里提出的数字锁定环路(DLL)的原理可以定义为采用反馈使输出的数字信号与参考势字信号保持一定的关系。
在电机速度控制中,参考速度可以数字编程,或者从μC经串行端口传递到串行寄存器。计数器计数的动态速度可以保存在并行计数器寄存器或者锁存器内,或者可以通过数据总线控制器送至n位并行全加法器中。动态速度与所希望速度之间的速度差,或者称为误差由n位全加法器计算。
通过采用2的补码系统,可以将负数表示出来并完成减法运算。在减法运算中,作为动态电机速度计数的数据变为2的补码并与春夏寄存器内保存的参考速度相加。并行全加法器的输出表示所希望电机速度与2的补码形式(如果结果为负的动态电机速度之间的差值。进位Co指示减法结果的正负。
如果进位为逻辑1,则减法结果为正。此时,表示参考的数字形式数据与动态的数字形式数据之间的差值采用二进制形式。但是如果进位Co为逻辑0,减法的结果为负并采用2的补码形式。因此必须从2的补码形式转换为二进制形式。这可以由EX-NOR完成,其中进位Co送至每个EX-NOR门以同S0、S1、…、Sn-2、Sn-1分别进行比较。所揭示的EX-NOR电路的作用是在减法结果送至n位DAC之前翻译为二进制形式。
在传递减法结果的过程中,2的补码的倒数只是从2的补码转换为1的补码。为了将1的补码反转为2的补码,必须将1加入1的补码。虽然这可以由另外的并行全加法器完成,但是成本过高。当减法结果为负时,也许会失去一次计数的精度,则意味着动态旋转速度低于所希望速度。这样就在成本与性能之间达到了一种平衡。
在反转2的补码之后,获得了一个可以送至n位DAC(数字-模拟转换器)的误差信号。如上所述,当信号为正时,DAC完全与一个n位DAC一样,但是,如果误差信号为负,则由于1的补码,所以DAC与n-1位DAC一样。这种一位精度损失可以借助与计数器长度有关的DAC位的长度来平衡。如果DAC的位长度足够长,则这种一次计数的损失可以忽略不计。
旋转速度误差为一系列的二进制位,其中进位Co是结果的符号位并指示结果为“+”(逻辑1)还是“-”(逻辑0)。如果符号为“+”,则意味着电机速度低于额定速度,所以电机需要加速。如果符号为“-”,则则意味着电机速度高于额定速度,所以电机需要减速。如果误差为零,则意味着电机速度正好满足要求,所以无需采取任何动作。由于误差信号由数字位定量,所以它不仅给出了速度误差的反相,而且也提供了表示精确的速度偏离的定量值。
对于DAC的精度,在较佳实施例中,DAC设计为R/2R梯形网络。R/2R梯形DAC中所用电阻只能介于2-1之间。考虑到安排的时间,可以确定电流输出或电压输出是否适合于应用。第六输出中的安排时间短于电压输出中的安排时间。DAC的精度是性能与成本折中的产物。
图13示出了DLL框图,其中F(s)为环路滤波器而K为环路转换增益。环路滤波器用于控制DLL的动态特性和系统的性能。F(s)项用来表示这种滤波器的Lap1ace变换函数。闭合环路变换函数H(s)可以写为H(s)=do(s)/di(s)=KF(s)/{S+KF(S)} (5)环路误差函数可以表示为{di(s)-do(s)}/di(s)=de(s)/di(s)=s/{s+KF(s)}(6)开路环路传递函数G(s)表示为G(s)=KF(s)/s (7)在另一个较佳实施例中,本发明的DLL环路可以采用两个DAC(例如图14所示的电路)实现。有两个n位DAC,DAC I和DAC II。DAC I从携带最近动态速度信息的锁存器L和M接收数据。DAC II从具有可编程和外部μC访问功能的串行输入电路接收数据。一般地,DAC I和DAC II的输出为电流。通过操作放大器,可以将所述电流转换为具有如下关系的电压Vo=KRo{Σi=0n-1di-Σi=0m-1Di}---(8)]]>
这里K为DLL环路的权重增益而Ro是AMP1的馈送前向增益,Vo是DACI和DAC II之间的误差信号。误差信号Vo将送至Trans环路以控制电机驱动应用中的电流。
权利要求
1.一种用于驱动带有多相绕组的永磁直流电机的数字控制电路的控制方法,所述电机是电刷或者无刷型的,电机的枢轴是球形轴承或者流体动力轴承,而且,电机的线圈是感应或者硅的,所述数字控制电路采用与反电动势零交叉点相关的两个计数器来完成数字延迟、数字屏蔽、数字清零、数字启动和数字锁定环路速度控制,其特征在于所述方法包括如下步骤在两个所述计数器内交替进行计数过程,一次一个计数器工作,每个计数器只对特定的半个零交叉周期计数,但是计数结果可以互相共享,先前的计数结果对后者起着基准作用,而后者又总是以二进制的方式,在线地跟随在先前计数结果给出的基准后面,反过来也是如此;所述的每次计数都是实时信号处理,在电机运行期间发生的所用反电动势零交叉事件都由所述的两个计数器借助数字计数来观察和识别,计数器具有存储器的功能,以提供运动的最新情况,计数过程不仅寻找换向间隔的中心点而且以在线方式对电机旋转的动态事件进行采样;所述计数过程智能化地确定转子位置、运动速度、优化的换向角度延迟、计数器清零和屏蔽时序。
2.如权利要求1所述的方法,其特征在于所述数字控制电路由数字延迟电路组成,所述数字延迟电路由两个计数器(第一和第二计数器)与计数器时钟控制电路、数字清零电路和两个逐位比较器组合后构成;所述数字延迟从最近的计数数据中确定50%的换向间隔,即寻找与优化切换点偏离30度的零交叉点的中心点;第一和第二计数器交替对零交叉点的时间间隔进行计数,一次一个计数器,并且是对上升沿和下降沿而言,第一计数器可以从零交叉点的上升沿开始到下降沿结束进行计数而第二计数器可以从零交叉点的下降沿开始到上升沿结束进行计数,第一和第二计数器可以共享计数数据,即先前的计数结果对后者起着基准作用,而后者又总是以二进制的方式,在线地跟随在先前计数结果给出的基准后面,反过来也是如此;不必将数据从一个计数器载入另一个计数器,第一计数器总是保持其计数的数据直到数字清零信号到达,同样第二计数器总是保存其计数数据除非清零;两个逐位比较器在线地与第一和第二计数器直接相连,所述在线连接按照“右移一位”设计以在二进制方式下获得反电动势零交叉点的中心点,此外,通过利用逐位相等比较器截取某些位,可以在特定的应用中实现不同的延迟角度;反电动势控制相等比较器MAG1、MAG2的输出,根据零交叉点的逻辑电平,如果MAG1的数据可以在零交叉点的逻辑低电平下传递,则MAG2将受与门逻辑门控制处于“禁止出口状态”,同样,如果MAG2的数据可以在零交叉点的逻辑高电平下传递,则MAG1将受与门逻辑门控制处于“禁止出口状态”。
3.如权利要求1或2所述方法,其特征在于所述数字控制电路包含数字清零功能,所述的数字清零是在找到中心点之后而在下一次循环计数周期到达之前以正确的时序对第一和第二计数器复位,这里所述的数字清零功能由两个D-ff或者其他相似的电路装置完成,都包含中心点信号和反电动势零交叉点;中心点起着所述两个D-ff的时钟信号的作用,如果D-ff为正边沿触发,则中心点信号将反转,则确保了数字清零信号只是在找到中心点之后才施加到计数器上,这种由中心点构成的时钟根据预设的D-ff切换每个D-ff的输出,所述的D-ff的预设受反电动势零交叉点的控制以匹配作为与反电动势零交叉点有关的中心点时钟的时序数字清零操作由真值表指导,其中当预设信号为逻辑“低位”时,不管时钟和数据输入,可以将D-ff的输出预设为逻辑“高位”,而当预设为逻辑“高位”时,D-ff的输出将由时钟信号切换,时钟信号总是使D-ff的输出从逻辑“高位”切换至逻辑“低位”,产生数字清零信号以清除计数器,在切换之后,当零交叉点改变其极性时,将再次启动预设,并且再次将D-ff的输出设定为逻辑“高位”,随后计数器可以开始计数并在计数器内保持计数直到数字信号到达,这里所述的预设是面向零交叉点的并根据反电动势零交叉点的极性按照相反的逻辑方式作用于两个D-ff,因此数字清零可以一次只作用与一个计数器上,数字清零信号可以是一个脉冲或者一段时间间隔,但是数字清零信号的时序必须在零交叉点边缘到来之前并在找到中心点之后产生间隔。
4.如权利要求1所述方法,其特征在于所述数字控制电路具有数字启动,在所述数字启动中,由于电机和负载惯量特性,启动换向由零交叉点的特定频率的预先设定中心点设定,这种所述预先设定中心点具有两个功能,首先当反电动势零交叉点不存在时,它起着虚拟零交叉点的中心点的作用,其次,在发生反电动势零交叉点之后,将动态改变为零交叉点的真实中心点,实际上,数字启动可以考虑为数字延迟0/2的特殊情形;在数字启动中,第一计数器将从t=0(+)开始计数而第二计数器由于不存在零交叉信号将不进行计数,在t=0(+)时刻,由于两个计数器内的数据为零,所以MAG1将立即产生虚拟中心点信号,因此,虚拟中心点可以识别为0/2,数字启动在零角度延迟下启动;所述的中心点由计数器时钟频率定量化,总的计数可以解释为时间周期,它等价于激发电流脉冲宽度,从t=(0+)到计数器饱和的时间周期称为预测的零交叉点的时间周期,或者称为启动激发电流脉冲宽度,这种预测的零交叉点基本上由计数器时钟频率和计数器动态范围确定;在数字启动中,选择的启动时钟频率为运行时钟频率的n分之一,n一般介于5-9之间,改变计数器时钟频率意味着改变启动激发电流脉冲宽度,或者预测(或虚拟)的零交叉点从t=0+到计数器饱和期间的时间周期;如果只有零交叉点发生,则数字启动将动态地改变为数字延迟,第一和第二计数器将相对零交叉点的正(零交叉点的上升沿)负(零交叉点的下降沿)交替计数;保存在第一和第二计数器内的数据将保存下来并由与反电动势零交叉点有关的数字清零信号清除,中心点将按照反电动势零交叉点的行为动态地变化,因此中心点将不再是常数0/2,它正比于电机速度并且是时间t和转子位置θ的函数;在所述的数字启动中,启动环路在t=O处闭合,即反电动势从t=0+处启动,虽然t=0时没有零交叉点,但是已经有预测的中心点,在电机启动期间,激活第一换向信号之后反电动势零交叉点将不再出现,此时,预先确定的中心点将发送第二换向信号,依此类推,一旦产生反电动势零交叉点,数字延迟将瞬时接收数字启动,换句话说,数字延迟将动态和正比于转动速度地在0-30度电学角之间改变延迟角(优化的换向点、反电动势零交叉中心点),在这种延迟角过渡期间,不仅发生角向延迟偏移,而且反电动势控制的计数过程将与电磁场的转动同步(借助计数),并且同时使电机加速达到所希望的速度,电机加速度借助数字延迟(它是转动速度的函数)在优化的换向条件下进行,因此数字启动无需转子位置信息,也不用传感器。
5.如权利要求4所述的方法,其特征在于采用两种时钟频率来启动、加速和运转电机,一个频率为启动时钟频率Fs,另一个为运转时钟频率Fr,一般在电机加速期间达到预先设定速度时,启动频率Fs就变为运转频率Fr,并且可以由数字计数器数字切换;启动频率Fs和运转时钟频率Fr由时钟频率开关电路控制,这种时钟频率开关电路提供了开关功能,其中当电机的转动达到预先设定的速度时,启动时钟频率Fs可以切换至运转时钟频率Fr,同样,如果电机运转速度低于预先设定速度时运转频率可以切换回开始频率;通常所述预先设定速度可以由直接包含在第一或第二计数器内或者与计数器的锁存器相连的多输入与门和多输人或非门确定,只要反电动势不存在时所述计数器不进行操作即可,第一和第二计数器的锁存器由用来确定电机速度的零交叉信号使能。
6.如权利要求1或2所述的方法,其特征在于,所述数字计数器具有由两个与数字延迟中计数器相同的计数器产生的屏蔽功能,其中,数字屏蔽在整个电机运行期间是全范围和全相屏蔽,除了反电动势零交叉点的上升沿和下降沿以外,作用于每个相和每个换向间隔,换句话说,不管是赋能状态还是非赋能状态,各个相都同时执行所述的数字屏蔽,只是在反电动势零交叉点的边沿(负的和正的边沿)不起作用;在永磁场包含多个其结构决定反电动势零交叉点的性质的磁极对的基础上,提出了理论零交叉点,它发生在零扭矩点或者零交叉点的磁极对附近,数字屏蔽信号应该在最大值范围内处于使能状态而只是在反电动势零交叉点的最小值范围内处于不能状态,屏蔽使能时间越长,屏蔽不能时间越短;两个计数器不仅用作数字延迟,而且用作数字屏蔽,在数字屏蔽过程中,保存在计数器内的数据按照数字延迟中描述的方法进行处理,但是需要提供数据截断来引导数字屏蔽信号;逐位比较电路与数字延迟中描述的是相同的,但是逐位对的次序从(n+1)/2开始到(n-1)结束,或者从(m+1)/2开始到(n-1)结束,从n(0)到{(n+1)/2-1}或者从m(0)到{(m+1)/2-1}被截断并将用于形成数字屏蔽信号;位截断导致带有半个零交叉点相移的逻辑高位“束缚零交叉”和逻辑低位“束缚零交叉”,即在交替计数过程中位截断使脉冲宽度不同,“束缚零交叉”意味着精确的反电动势零交叉点包含“束缚零交叉”内,相对“束缚零交叉”的边沿具有一定的相移;通过与逻辑高位“束缚零交叉”和陆基低位“束缚零交叉”,获得高位和低位“束缚零交叉”之间的边沿差异,在电机换向期间它用来作为精确的屏蔽信号,并在发生反电动势零交叉点时处于不能状态。
7.如权利要求1所述的方法,其特征在于所述数字控制电路包含DLL,所述DLL定义为利用反馈在输出数字信号与参考数字信号之间维持一定关系的系统;在DLL中,其二进制数字代表多个时钟脉冲的计数器产生反馈数字信号,其二进制数字可以通过串行口预先设定的寄存器提供若干参考数字信号,数字比较器在诸如并行全加法器之类的算术运算器件的控制下操作,环路滤波器是用来控制DLL动态和系统特性的电路;所述数字控制电路有两个n位计数器,即在数字延迟以及数字屏蔽中所述的第一和第二计数器,保存在每个计数器内的计数数据通过两个D锁存器受到反电动势零交叉点的控制,所以一次只能按照零交叉逻辑电平的高低,向NOR门传送一个计数器的数据,这里的NOR门用于在送至n位全加法器之前使二进制数据反相为它的补码形式;两个锁存器被用来从数字计数器中轮流取出数据并使数据在零交叉点的边沿没有变化时保护数据不被数字清零信号清除,即使数字清零信号在零交叉变化到来之前清除了计数器内的计数,但是锁存器内输入的数据仍然不受所述数字信号的影响,当零交叉边沿变化时锁存器内的数据将被快速去除,在零交叉逻辑高电平期间,第一计数器的数据可以流人n位并行全加法器而在零交叉逻辑低电平时,第二计数器的数据通过数据总线传递;采用一个n位串行端口寄存器,用来通过串行端口存储外部μC或可编程设定。串行时钟、串行输入、复位和R/W的I/O用来与外部数字信号通信,在电机速度控制中,可以以数字方式将所希望的电机速度经串行端口I/O输入串行端口寄存器串行端口寄存器的输出直接与n位并行全加法器相连;在电机速度控制中,参考速度可以数字编程,或者从μC经串行端口传递到串行寄存器,计数器计数的动态速度可以保存在并行计数器寄存器或者锁存器内,或者可以通过数据总线控制器送至n位并行全加法器中,动态速度与所希望速度之间的速度差,或者称为误差由n位全加法器计算;通过采用2的补码系统,可以将负数表示出来并完成减法运算,在减法运算中,作为动态电机速度计数的数据变为2的补码并与串行寄存器内保存的参考速度相加,并行全加法器的输出表示所希望电机速度与2的补码形式的动态电机速度之间的差值,进位Co指示减法结果的正负;如果进位为逻辑1,则减法结果为正,此时,表示参考的数字形式数据与动态的数字形式数据之间的差值采用二进制形式,但是如果进位Co为逻辑0,减法的结果为负并采用2的补码形式,因此必须从2的补码形式转换为二进制形式,这可以由EX-NOR完成,其中进位Co送至每个EX-NOR门以同S0、S1、…、sn-2、sn-1分别进行比较,所揭示的EX-NOR电路的作用是在减法结果送至n位DAC之前翻译为二进制形式;在传递减法结果的过程中,2的补码的倒数只是从2的补码转换为1的补码,为了将1的补码反转为2的补码,必须将1加入1的补码,虽然这可以由另外的并行全加法器完成,但是成本过高,当减法结果为负时,也许会失去一次计数的精度,则意味着动态旋转速度低于所希望速度,这样就在成本与性能之间达到了一种平衡;在反转2的补码之后,获得了一个可以送至n位DAC的误差信号,如上所述,当信号为正时,DAC完全与一个n位DAC一样,但是,如果误差信号为负,则由于1的补码,所以DAC与n-1位DAC一样,这种一位精度损失可以借助与计数器长度有关的DAC位的长度来平衡,如果DAC的位长度足够长,则这种一次计数的损失可以忽略不计;旋转速度误差为一系列的二进制位,其中进位Co是结果的符号位并指示结果为“+”(逻辑1)还是“-”(逻辑0)。如果符号为“+”,则意味着电机速度低于额定速度,所以电机需要加速。如果符号为“-”,则意味着电机速度高于额定速度,所以电机需要减速,如果误差为零,则意味着电机速度正好满足要求,所以无需采取任何动作,由于误差信号由数字位定量,所以它不当给出了速度误差的反相,而且也提供了表示精确的速度偏离的定量值;在DLL框图中,F(s)为环路滤波器而K为环路转换增益,环路滤波器用于控制DLL的动态特性和系统的性能,F(s)项用来表示这种滤波器的Laplace变换函数,闭合环路变换函数H(s)可以写为H(s)=do(s)/di(s)=KF(s)/{S+KF(S)}环路误差函数可以表示为{di(s)-do(s)}=/di(s)=de(s)/di(s)=s/{s+KF(s)}开路环路传递函数G(s)表示为G(s)=KF(s)/s
8.如权利要求7所述的方法,其特征在于所述数字控制电路可以采用两个DAC实现,有两个n位DAC,DAC I和DAC II,DAC I从携带最近动态速度信息的锁存器L和M接收数据,DAC II从具有可编程和外部μC访问功能的串行输入电路接收数据,一般地,DAC I和DAC II的输出为电流,通过操作放大器,可以将所述电流转换为具有如下关系的电压
这里K为DLL环路的权重增益而Ro是AMP1的馈送前向增益,Vo是DACI和DAC II之间的误差信号,误差信号Vo将送至Trans环路以控制电机驱动应用中的电流。
9.一种用于驱动带有多相绕组的永磁直流电机的数字控制电路,所述电机是电刷或者无刷型的,电机的枢轴是球形轴承或者流体动力轴承,而且,电机的线圈是感应或者硅的,其特征在于,所述数字控制电路采用与反电动势零交叉点相关的两个计数器来完成数字延迟、数字屏蔽、数字清零、数字启动和数字锁定环路速度控制。
10.如权利要求9所述的数字控制电路,其特征在于所述数字控制电路由数字延迟电路组成,所述数字延迟电路由第一和第二计数器与计数器时钟控制电路、数字清零电路和两个逐位比较器组合后构成。
11.如权利要求9或10所述的数字控制电路,其特征在于所述数字控制电路包含数字清零功能,所述的数字清零是在找到中心点之后而在下一次循环计数周期到达之前以正确的时序对第一和第二计数器复位,所述的数字清零功能由两个D-ff或者其他相似的电路装置完成,都包含中心点信号和反电动势零交叉点。
12.如权利要求9所述的数字控制电路,其特征在于所述数字控制电路具有数字启动。
13.如权利要求12所述的数字控制电路,其特征在于采用两种时钟频率来启动、加速和运转电机,一个频率为启动时钟频率Fs,另一个为运转时钟频率Fr。
14.如权利要求9或10所述的数字控制电路,其特征在于,所述数字计数器具有由两个与数字延迟中计数器相同的计数器产生的屏蔽功能。
15.如权利要求9所述的数字控制电路,其特征在于所述数字控制电路包含DLL,所述DLL定义为利用反馈在输出数字信号与参考数字信号之间维持一定关系的系统,所述数字控制电路有两个n位计数器,即在数字延迟以及数字屏蔽中所述的第一和第二计数器。
16.如权利要求15所述的数字控制电路,其特征在于所述数字控制电路可以采用两个DAC实现,有两个n位DAC,DAC I和DAC II,DAC I从携带最近动态速度信息的锁存器L和M接收数据,DAC II从具有可编程和外部μC访问功能的串行输入电路接收数据。
全文摘要
一种用于驱动带有多相绕组的永磁直流电机的数字控制电路系统,所述电机是电刷或者无刷型的,电机的枢轴是球形轴承或者流体动力轴承,而且,电机的线圈是感应或者硅的,所述数字控制电路采用与反电动势零交叉点相关的两个计数器来完成数字延迟、数字屏蔽、数字清零、数字启动和数字锁定环路速度控制。
文档编号H02P6/14GK1208988SQ9711772
公开日1999年2月24日 申请日期1997年8月20日 优先权日1997年8月20日
发明者汤士明 申请人:汤士明
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