一种基于多mems传感器的单相驱动电路结构的制作方法

文档序号:9330025阅读:423来源:国知局
一种基于多mems传感器的单相驱动电路结构的制作方法
【技术领域】
[0001]本发明涉及集成电路领域,具体涉及一种基于多MEMS传感器的单相驱动电路结构。
【背景技术】
[0002]现有电机,缺乏集成的中控设备或者中控设备智能度不高,需要大量人工操作,无法自动完成各类操作;脉冲的调制、延时调节电路结构不合理,导致双场效应管电压调节电路存在重叠的导通电压范围,进一步影响驱动电路;电机集成有位置传感器,位置传感器的可靠性低,易受到环境温度,压力等外界因素影响,进一步降低了电机的可靠性。

【发明内容】

[0003]针对上述现有技术,本发明目的在于提供一种基于多MEMS传感器的单相驱动电路结构,其旨在解决现有电机存在低智能度,不合理的驱动电路结构,低可靠性且不具备极端环境耐受能力等技术问题。
[0004]为达到上述目的,本发明采用的技术方案如下:
一种基于多MEMS传感器的单相驱动电路结构,包括依次连接的MEMS传感单元:获取目标传感数据,转换传感数据为时钟信号和发送控制时钟;脉冲定时调制单元:根据MEMS传感单元发出的控制时钟,进行脉宽调制,并进行脉冲延时反馈调节和电平调制信号发送;单相电机单元:根据脉冲定时调制单元电平调制信号,获得有序的驱动模式并实现有序转动;脉冲定时调制单元向MEMS传感单元反馈数据;单相电机单元向脉冲定时调制单元反馈反电动势。
[0005]上述方案中,所述的MEMS传感单元,包括用于时钟输出、数据处理和信号控制的FPGA:设置有MEMS传感器接口 ;第一模数转换器:输出端口连接FPGA,接收FPGA控制命令,向FPGA输出数字信号;多MEMS传感器:时钟输入接口连接FPGA的MEMS传感器接口,输出端连接第一模数转换器的输入端,接收FPGA的时钟序列,向第一模数转换器发送传感数据。MEMS传感器具有体积小、重量轻、功耗低、可靠性高、灵敏度高、易于集成以及耐恶劣工作环境等优势。提取外界目标信号,与FPGA预设基准匹配,可完成识别功能;多个MEMS传感器组合,可使得同一目标的不同特征得到充分识别验证,提升精确度;处理数据后,给下位电路发出中控命令;需要提出地是,FPGA完成编程后,系列操作均可自助完成,外界可通过上位机读取相关数据,体现电机智能化。
[0006]上述方案中,所述的脉冲定时调制单元,包括调制脉冲发生器:输入端连接FPGA的时钟输出端,接收FPGA控制时钟;第一反相器:输入端连接调制脉冲发生器的输出端;第一可编程延时器:输入端连接第一反相器的输出端;第二反相器:输入端连接第一可编程延时器的输出端;第一场效应管:栅极连接第二反相器的输出端,源极接有电感;电感一端为High_V ;用于消除判决延时的开关电路:与调制脉冲发生器的输出端连接,与第一可编程延时器的输出端连接;第二场效应管:栅极连接开关电路,漏极连接第一场效应管的源极;肖特基同步整流二极管:正极、负极分别连接第二场效应二极管的源极、漏极;肖特基同步整流二极管正极为Low_V。根据MEMS传感单元发出的控制时钟,实现脉宽调制,脉冲延时反馈调节和电平调制信号发送的功能。显著增加整个电路的反应速度。
[0007]上述方案中,所述的开关电路,包括截止电路,导通电路,还包括RS触发器:Q端连接第二场效应管Q2的栅极。
[0008]上述方案中,所述的截止电路,包括缓冲寄存器:输入端连接第一可编程延时器的输出端;第一升值计数器;时钟端连接缓冲寄存器的输出端;第一与门:输入端口连接High_V和编程序列;第一或非门:输入端口连接有第一与门的输出端,输出端连接第一升值计数器的计数端;第三反相器:输入端为预设端;第一或门:输入端口连接第三反相器的输出端和缓冲寄存器的输出端;第二或非门:输入端口连接有第一或门的输出端和第一或非门的输出端,输出端连接到第一或非门的输入端口 ;第二可编程延时器:激活计数端A连接第一升值计数器的计数端-Q,延时端D连接第一可编程延时器的输出端ID ;第四反相器:输入端连接第二可编程延时器的输出端Y ;第三或非门:输入端口分别连接第四反相器的输入端和输出端;第二与门;第二或门:输入端口连接有第三或非门的输出端和第二与门的输出端;第五反相器:输入端和输出端连接第二与门的输入端口 ;第二或门的输出端连接RS触发器的R端。截止电路激活后,肖特基同步整流二极管Dl将截止,彻底消除双场效应管重叠导通的电压区间和波形漂移,即此时只有场效应管Q2导通。显著增加整个电路的反应速度。
[0009]上述方案中,所述的导通电路,包括第二升值计数器:时钟端连接调制脉冲发生器的输出端;第三或门:输入端口连接第三反相器的输出端和High_V ;第四或非门:输入端口连接有第三或门的输出端;第五或非门:输入端口连接有第四或非门的输出端,输出端连接第二升值计数器的计数端UP ;第三与门:输入端口连接有缓冲寄存器的输出端,输出端连接到第五或非门的输入端口 ;第四与门:输入端口设置有监测点,输出端连接到第三与门的输入端口 ;基准电源:正极接地;比较器:高电平端连接基准电源的负极,输出端连接到第四与门的输入端口 ;第三可编程延时器:激活计数端A连接第二升值计数器的Q端,延时端连接第一可编程延时器的输出端;第六反相器:输入端连接第三可编程延时器的输出端;第五与门:输入端口连接第六反相器的输出端和输入端,输出端连接RS触发器的S端。导通电路激活后,肖特基同步整流二极管Dl将导通,场效应管Ql导通,场效应管Q2短路;建立反电动势反馈基础回路。显著增加整个电路的反应速度。
[0010]上述方案中,所述的单相电机单元,包括驱动电路:1_H端连接High_V, Low_V连接Low_V ;电机:接口 I连接驱动电路的输出接口 OUTl ;第二模数转换器:输入端连接单相电机的接口 1,输出端连接比较器的低电平端。电机不需要位置传感器,通过所建立的反馈回路将反电动势传回脉冲定时调制单元,完成自调整操作,增强电机极端环境耐受能力,降低外界所造成影响,显著提升电机可靠性。
【附图说明】
[0011 ]图1为本发明电路模块图;
图2为本发明具体电路图;
图3为本发明反电动势替换位置传感器体现电机相位波形图; 图中:10-MEMS传感单元,200-脉冲定时调制单元,300-单相电机单元,4-调制脉冲发生器,5、12、23、28、30、24_反相器,6、21、22_可编程延时器,7-缓冲寄存器,8、16、17、25、29-与门,9、10、14、18、27-或非门,11、13、26-或门,31-1?触发器,Ql、Q2-场效应管,Dl、D2-肖特基同步整流二极管,PRESET-预设端,Checkpoint-监测点,High_V_高电平点,Low_V-低电平点,MEMS SENSOR-微机电传感器,FPGA-现场可编程门阵列器件,MOTOR-电机,PDC-驱动电路,31,32-模数转换器,Cl-网络接口,UPPER-上位机,BEMF-反电动势。
【具体实施方式】
[0012]本说明书中公开的所有特征,或公开的所有方法或过程中的步骤,除了互相排斥的特征和/或步骤以外,均可以以任何方式组合。
[0013]下面结合附图对本发明做进一步说明:
图1为本发明电路模块图,一种基于多MEMS传感器的单相驱动电路结构,包括依次连接的MEMS传感单元100:获取目标传感数据,转换传感数据为时钟信号和发送控制时钟Clock ;脉冲定时调制单元200:根据MEMS传感单元100发出的控制时钟Clock,进行脉宽调制,并进行脉冲延时反馈调节和电平调制信号发送;单相电机单元300:根据脉冲定时调制单元200电平调制信号,获得有序的驱动模式并实现有序转动;脉冲定时调制单元200向MEMS传感单元100反馈数据Data ;单相电机单元300向脉冲定时调制单元200反馈反电动势 ffiMFo
[0014]图2为本发明具体电路图,上述方案中,所述的MEMS传感单元100,包括用于时钟输出、数据处理和信号控制的FPGA:设置有MEMS传感器接口 ;第一模数转换器31:输出端口连接FPGA,接收FPGA控制命令,向FPGA输出数字信号;多MEMS传感器:时钟输入接口连接FPGA的MEMS传感器接口,输出端连接第一模数转换器31的输入端,接收FPGA的时钟序列,向第一模数转换器31发送传感数据。
[0015]所述的脉冲定时调制单元200,包括调制脉冲发生器4:输入端连接FPGA的时钟输出端,接收FPGA控制时钟Clock ;第一反相器5:输入端连接调制脉冲发生器4的输出端;第一可编程延时器6:输入端连接第一反相器5的输出端;第二反相器24:输入端连接第一可编程延时器6的输出端;第一场效应管Ql:栅极连接第二反相器24的输出端,源极接有电感LI ;电感LI 一端为High_V ;用于消除判决延时的开关电路:与调制脉冲发生器4的输出端连接,与第一可编程延时器6的输出端连接;第二场效应管Q2:栅极连接开关电路,漏极连接第一场效应管Ql的源极;肖特基同步整流二极管Dl:正极、负极分别连接第二场效应二极管的源极、漏极;肖特基同步整流二极管Dl正极为Low_V。
[0016]所述的开关电路,包括截止电路,导通电路,还包括RS触发器31:Q端连接第二场效应管Q2的栅极。
[0017]所述的截止电路,包括缓冲寄存器7:输入端连接第一可编程延时器6的输出端ID ;第一升值计数器19 ;时钟端CLK连接缓冲寄存器7的输出端;第一与门8:输入端口连接High_V和编程序列Pr0.bit ;第一或非门9:输入端口连接有第一与门8的输出端,输出端连接第一升值计数器19的计数端UP ;第三反相器12:输入端为预设端Preset ;第一或门11:输入端口连接第三反相器12的输出端和缓冲寄存器7的输出端;第二或非门10:输入端口连接有第一或门11的输出端和第一或非门9的输出端,输出端连接到第一或非门的输入端口 ;第二可编程延时器21 :激活计数端A连接第一升值计数器19的计数端-Q,延时端D连接第一可编程延时器的输出端ID ;第四反相器28 :输入端连接第二可编程延时器21的输出端Y ;第三或非门27 :输入端口分别连接第四反相器28的输入端和输出端;第二与门25 ;第二或门26 :输入端口连接有第三或非门27的输出端和第二与门25的输出端;第五反相器23 :输入端和输出端连接第二与门25的输入端口 ;第二或门26的输出端连接RS触发器31的R端。
[0018]所述的导通电路,包括第二升值计数器20 :时钟端CLK连接调制脉
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