静电释放保护电路的制作方法
【技术领域】
[0001]本发明所揭示的实施方式是有关于静电释放(Electro-static Discharge,以下简称为ESD)保护电路。
【背景技术】
[0002]ESD保护电路是用于保护内部电路，防止内部电路受到ESD电压的损害。图1是相关技术领域ESD保护电路100的电路示意图。如图1所示，ESD保护电路100包含第一ESD保护模块101、第二 ESD保护模块103、第一电压垫VP1、第二电压垫VP2、以及输入/输出(Input/Output,以下简称为I/O)垫IP。在正常模式下(即ESD电压未出现时)，第一电压垫VP1耦接于第一预定电压Vdd，并且第二电压垫VP2.接于第二预定电压V ss。如果ESD电压出现，则第一电压垫VP1S者第二电压垫VP 2接地，从而使得ESD电压产生的电流能够基于ESD电压的值，通过第一 ESD保护模块101流至第一电压垫VP1，或者通过第二 ESD保护模块103流至第二电压垫VP2。通过这种方式，ESD电压产生的电流不会流至内部电路，从而内部电路得到保护。本领域技术人员应了解其他关于ESD保护电路的详细概念，因此出于简洁的目的不再详述。
[0003]但是，此架构下，传送至内部电路的信号摆幅被限制在第二预定电压Vss和第一预定电压Vdd之间的范围。
【发明内容】
[0004]由此，本发明的一个目的在于提供不限制信号摆幅的ESD保护电路。
[0005]本发明一实施方式揭不一种ESD保护电路，包含第一电压垫、第二电压垫、I/O垫、第一 ESD保护模块、MOS晶体管、第二 ESD保护模块、ESD检测电路。第一 ESD保护模块包含第一端以及第二端，其中第一端耦接于第一电压垫。MOS晶体管包含第三端、第四端以及控制端，其中第三端耦接于第一 ESD保护模块的第二端，第四端耦接于I/O垫，控制端用于接收控制信号，其中第三端以及第四端皆没有与电源电平或接地电平直接耦接。第二 ESD保护模块包含第五端以及第六端，其中第五端耦接于该MOS晶体管的第三端，以及第六端耦接于第二电压垫。ESD检测电路，用于检测是否存在ESD电压，以及产生控制信号用于当检测到ESD电压时将MOS晶体管控制为导通，以及当未检测到ESD电压时将MOS晶体管控制为不导通。
[0006]从上述实施方式来看，ESD保护电路能够与内部电路隔离，以使得信号摆幅不再被限制在第一预定电压Vdd到第二预定电压Vss之间的范围。此外，如果PMOS晶体管被用作开关，贝1J不再需要用于深N井(deep N-well)的遮罩(mask)，由此节省了成本。
[0007]本领域的技术人员在阅读各附图及说明所描述的较佳实施方式的详细内容后能够毫无疑义地了解本发明的各发明目的。
【附图说明】
[0008]图1是相关技术领域ESD保护电路的电路示意图。
[0009]图2是依据本发明一实施方式，ESD保护电路的电路示意图。。
[0010]图3与图4是解释图2所示实施方式中可能ESD路径的示意图。。
[0011]图5-图6是依据本发明不同实施方式，ESD保护电路中开关的详细结构电路示意图。
[0012]图7是依据本发明一实施方式，ESD保护电路中ESD检测电路和钳位电路的详细结构电路示意图。
[0013]图8-图10是依据本发明不同实施方式，ESD保护电路中ESD保护模块的详细结构电路示意图。
【具体实施方式】
[0014]图2是依据本发明一实施方式，ESD保护电路200的电路示意图。如图2所示，ESD保护电路200包含第一 ESD保护模块201、第二 ESD保护模块203、I/O垫IP、第一电压垫VP1、第二电压垫VP2、ESD检测电路207以及开关SW(本范例中，为金属氧化物半导体(Metal-Oxid-Semiconductor,以下简称为M0S)晶体管)。第一 ESD保护模块201包含第一端，耦接于第一电压垫VP113第二 ESD保护模块203耦接于开关SW的第一端，以及耦接于第二电压垫VP2的第二端。开关SW包含耦接于第一 ESD保护模块201第二端的第一端、耦接于I/O垫IP的第二端、以及用于接收控制信号CS的控制端。控制信号CS控制开关SW导通或者不导通。开关SW的第一端和第二端都没有直接耦接于电源或地电平。ESD检测电路207检测是否存在ESD电压，用于产生控制信号CS，当检测到ESD电压时控制开关SW导通，并且当没有检测到ESD电压时控制开关SW不导通。
[0015]因为在正常模式下(即ESD电压不存在时)，开关SW是不导通的，所以ESD保护电路200在正常模式下是与内部电路隔离的。由此，信号摆幅不再被限制在第二预定电压Vss和第一预定电压Vdd之间的范围。本实施方式中，ESD保护电路200还包含钳位电路209，用于将ESD检测电路207的装置钳位，以操作在适当电压下。然而，本发明并非限定ESD检测电路207必须包含钳位电路209。
[0016]图2所示实施方式中ESD路径的一些范例在图3和图4中进行描述。图3与图4是解释图2所示实施方式中可能ESD路径的示意图。如图3所示，PD模式下，I/O垫IP上出现正的ESD电压，并且流向接地的第一电压垫VP113 PD模式的ESD路径通过第一 ESD保护模块201。ND模式下，I/O垫IP上出现负的ESD电压，并且流向接地的第一电压垫VP113 ND模式的ESD路径通过钳位电路209以及第二 ESD保护模块203。如图4所示，PS模式下，I/O垫IP上出现正的ESD电压，并且流向接地的第二电压垫VP2。PS模式的ESD路径通过第一 ESD保护模块201以及钳位电路209。NS模式下，I/O垫IP上出现负的ESD电压，并且流向接地的第二电压垫VP2。NS模式的ESD路径通过第二 ESD保护模块203。
[0017]图5-图6是依据本发明不同实施方式，ESD保护电路中开关的详细结构电路示意图。图 5 中，P 沟道金属氧化物半导体(Positive channel Metal Oxide Semiconductor,以下简称为PM0S)晶体管P被用作图2中的开关SW。PMOS晶体管P包含第一端作为开关的第一端(即耦接于第一 ESD保护模块201和第二 ESD保护模块203的一端)，包含第二端作为开关的第二端(即耦接于1/0垫IP的一端)，还包含闸极端作为开关的控制端(即接收控制信号CS的一端)。由此，图5所示的实施方式中，当ESD检测电路207检测到ESD电压时，ESD检测电路207产生具有负电压电平的控制信号CS给PMOS晶体管P以控制PMOS晶体管P导通。正常模式下，ESD检测电路207控制PMOS晶体管P不导通。图6所示的实施方式中，N沟道金属氧化物半导体(Negative channel Metal Oxide Semiconductor，以下简称为NMOS)晶体管N被用作图2中的开关SW。NMOS晶体管N包含第一端作为开关的第一端(即耦接于第一 ESD保护模块201和第二 ESD保护模块203的一端)，包含第二端作为开关的第二端(即耦接于I/O垫IP的一端)，还包含闸极端作为开关的控制端(即接收控制信号CS的一端)。相似的，图6所示的实施方式中，当ESD检测电路207检测到ESD电压时，ESD检测电路207产生具有正电压电平的控制信号CS给NMOS晶体管N以控制NMOS晶体管N导通。正常模式下，ESD检测电路207控制NMO