半导体元件的驱动电路以及半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体元件的驱动电路以及半导体装置。
【背景技术】
[0002]当前，例如如日本特开2012 — 75267号公报公开所示，在驱动开关元件的驱动电路中，已知用于防止误动作的各种技术。上述公报所涉及的驱动电路是作为高耐压1C而提供的，该高耐压1C将栅极驱动信号向作为开关元件的绝缘栅型双极晶体管（InsulatedGate Bipolar Transistor :IGBT)进行供给。另夕卜，在该公报中还记载有，将电平移位电路用作对高电位侧的开关元件进行驱动的电路。
[0003]专利文献1 :日本特开2012 — 75267号公报
[0004]专利文献2 :日本特开2011 — 193419号公报
[0005]专利文献3 :日本特开2006 — 319884号公报
[0006]专利文献4 :日本特开2012 — 130209号公报
【发明内容】
[0007]作为称为功率半导体元件的电力用开关元件，使用IGBT及功率M0SFET等各种晶体管。为了驱动以上述电力控制为用途的开关元件，进行了下述操作，g卩，将输入信号输入至高压电平移位电路，生成开关元件的驱动信号。
[0008]作为驱动电路的例子，存在下述结构，S卩，接受输入信号的初级侧电路、高压电平移位电路、以及输出驱动信号的次级侧电路串联地连接。下面，将与作为输入信号的脉冲的上升沿同步的初级侧单触发脉冲也称为“导通单触发脉冲”。下面，将与作为输入信号的脉冲的下降沿同步的初级侧单触发脉冲也称为“截止单触发脉冲”。初级侧电路是生成上述导通单触发脉冲和截止单触发脉冲的电路。
[0009]利用高压电平移位电路，使由导通单触发脉冲和截止单触发脉冲构成的1组初级侧单触发脉冲进行电平移位。高压电平移位电路通过对1组初级侧单触发脉冲进行电平移位，从而生成1组次级侧单触发脉冲。该1组次级侧单触发脉冲从高压电平移位电路输入至次级侧电路。在次级侧电路中对1组次级侧单触发脉冲进行合成，最终，输出将与输入信号相同形状的脉冲进行电平移位而得到的驱动信号。
[〇〇1〇]初级侧电路中的1组初级侧单触发脉冲分别与输入信号的脉冲的上升沿和下降沿同步地生成。由此，上述1组初级侧单触发脉冲通常不会双方同时为高电平。同样地，1组次级侧单触发脉冲通常也不会双方同时为高电平。
[0011]次级侧电路与电源电位VB和基准电位VS连接。为了防止由于该基准电位VS的变动所导致的误动作，有时在次级侧电路中设置互锁电路。在输入至该互锁电路中的上述1组次级侧单触发脉冲双方同时变为高电平时，该信号不会向次级侧电路以后的后级的电路进行传递。下面，为了便于说明，将2个脉冲中的双方同时变为高电平的情况也称为“同相”。
[0012]在上述结构中，本发明人发现，由于高压电平移位电路与电源电位VB及基准电位VS连接而产生如下问题。
[0013] 高压电平移位电路原本与来自初级侧电路的1组初级侧单触发脉冲同步，输出1组次级侧单触发脉冲。另一方面，如果高压电平移位电路与电源电位VB及基准电位VS连接，则在基准电位VS上升时发生误动作。即，如果基准电位VS上升，则高压电平移位电路输出以该上升期间上升的1组不必要的脉冲。将该1组不必要的脉冲也称为“同相信号”。
[0014]基准电位VS的上升影响到高压电平移位电路的输出整体。该同相信号同时地以相同的期间将从高压电平移位电路向次级侧电路进行传递的1组单触发脉冲双方设为高电平。如果以比次级侧单触发脉冲宽度长的期间产生基准电位VS的上升期间，则通过该基准电位VS的上升而产生的同相信号掩盖作为正常信号、且宽度较短的次级侧单触发脉冲。
[0015]如上所述，由于基准电位VS的上升而由高压电平移位电路所输出的同相信号，双方同时地以相同的期间变为高电平。其结果，原本不应该输入的、同相且相同宽度的信号被输入至次级侧电路。存在下述问题，即，如果上述同相信号被输入，则包含互锁电路在内的次级侧电路发生误动作。
[0016]本发明就是为了解决上述课题而提出的，其目的在于提供抑制了驱动电路的误动作的、半导体元件的驱动电路以及半导体装置。
[0017]本发明所涉及的半导体元件的驱动电路的特征在于，具有：
[0018]初级侧电路，其接受输入信号，将第1基准电位作为基准而生成与所述输入信号的上升沿同步的第1导通脉冲、和与所述输入信号的下降沿同步的第1截止脉冲；
[0019]电平移位电路，其将与所述第1基准电位不同的第2基准电位作为基准而生成使所述第1导通脉冲的电压电平进行移位而得到的第2导通脉冲、和使所述第1截止脉冲的电压电平进行移位而得到的第2截止脉冲；以及
[0020]次级侧电路，其将与所述第2导通脉冲同步地上升且与所述第2截止脉冲同步地下降的输出脉冲作为半导体元件的驱动信号而进行输出，在所述第2导通脉冲和所述第2截止脉冲双方为高电平时对输出进行保持，
[0021] 在所述第2基准电位上升时，再次产生所述第1导通脉冲和所述第1截止脉冲中的、与所述第2基准电位的所述上升时的所述输入信号的状态相对应的脉冲，在所述第2基准电位的所述上升结束后，通过使所述第2导通脉冲或所述第2截止脉冲中的任意者成为高电平，从而再次对所述输入信号的状态进行传递。
[0022]本发明所涉及的半导体装置的特征在于，具有：
[0023]半导体开关元件，其具有第1端子、第2端子、以及控制端子，该控制端子对所述第1端子与所述第2端子的导通及断开进行切换；
[〇〇24] 输入端子，其接受输入信号；以及
[0025]驱动电路，其接受所述输入信号，将驱动信号供给至所述控制端子，
[0026]所述驱动电路具有：
[0027]初级侧电路，其接受所述输入信号，将第1基准电位作为基准而生成与所述输入信号的上升沿同步的第1导通脉冲、和与所述输入信号的下降沿同步的第1截止脉冲；
[0028]电平移位电路，其将与所述第1基准电位不同的第2基准电位作为基准而生成使所述第1导通脉冲的电压电平进行移位而得到的第2导通脉冲、和使所述第1截止脉冲的电压电平进行移位而得到的第2截止脉冲；以及
[0029]次级侧电路，其将与所述第2导通脉冲同步地上升且与所述第2截止脉冲同步地下降的输出脉冲作为所述驱动信号而进行输出，在所述第2导通脉冲和所述第2截止脉冲双方为高电平时对输出进行保持，
[0030]在所述第2基准电位上升时，再次产生所述第1导通脉冲和所述第1截止脉冲中的、与所述第2基准电位的所述上升时的所述输入信号的状态相对应的脉冲，在所述第2基准电位的所述上升结束后，通过使所述第2导通脉冲或所述第2截止脉冲中的任意者成为高电平，从而再次对所述输入信号的状态进行传递。
[0031]发明的效果
[0032]根据本发明，由于能够再次对输入信号的状态进行传递，因此能够抑制次级侧电路的误动作，抑制驱动电路的误动作。
【附图说明】
[0033]图1是表示与本发明的实施方式相关的相关技术所涉及的半导体元件的驱动电路的结构的电路图。
[0034]图2是表示与本发明的实施方式相关的相关技术所涉及的半导体元件的驱动电路的动作的时序图。
[0035]图3是表示本发明的实施方式1所涉及的半导体元件的驱动电路的结构的电路图。
[0036]图4是表示本发明的实施方式1所涉及的半导体元件的驱动电路的结构的电路图。
[0037]图5是表示本发明的实施方式1所涉及的半导体元件的驱动电路的动作的时序图。
[0038]图6是表示本发明的实施方式1所涉及的半导体元件的驱动电路的结构的电路图。
[0039]图7是表示本发明的实施方式2所涉及的半导体元件的驱动电路的结构的电路图。
[0040]图8是表示本发明的实施方式2所涉及的半导体元件的驱动电路的动作的时序图。
[0041]图9是表示本发明的实施方式3所涉及的半导体元件的驱动电路的结构的电路图。
[0042]图10是表示本发明的实施方式3所涉及的半导体元件的驱动电路的动作的时序图。
[0043]图11是表示本发明的实施方式4所涉及的半导体元件的驱动电路的结构的电路图。
[0044]图12是表示本发明的实施方式4所涉及的半导体元件的驱动电路的动作的时序图。
[0045]图13是表示本发明的实施方式5所涉及的半导体元件的驱动电路的结构的电路图。
[0046]图14是表示本发明的实施方式5所涉及的半导体元件的驱动电路的动作的时序图。
[0047]图15是表示本发明的实施方式6所涉及的半导体元件的驱动电路的结构的电路图。
[0048]图16是表示本发明的实施方式6所涉及的半导体元件的驱动电路的动作的时序图。
[0049]图17是表示本发明的实施方式7所涉及的半导体元件的驱动电路的结构的电路图。
[0050]图18是表示本发明的实施方式7所涉及的半导体元件的驱动电路的动作的时序图。
[0051]图19是表示本发明的实施方式8所涉及的半导体元件的驱动电路的结构的电路图。
[0052]图20是表示本发明的实施方式8所涉及的半导体元件的驱动电路的动作的时序图。
[0053]图21是表示本发明的实施方式9所涉及的半导体元件的驱动电路的结构的电路图。
[0054]图22是表示本发明的实施方式9所涉及的半导体元件的驱动电路的动作的时序图。
[0055]图23是表示本发明的实施方式10所涉及的半导体元件的驱动电路的结构的电路图。
[0056]图24是表示本发明的实施方式10所涉及的半导体元件的驱动电路的结构的电路图。
[0057]图25是表示本发明的实施方式10所涉及的半导体元件的驱动电路的动作的时序图。
[0058]图26是表示本发明的实施方式10所涉及的半导体元件的驱动电路的结构的电路图。
[0059]图27是表示本发明的实施方式11所涉及的半导体元件的驱动电路的结构的电路图。
[0060]图28是表示本发明的实施方式11所涉及的半导体元件的驱动电路的结构的电路图。
[0061]图29是表示本发明的实施方式11所涉及的半导体元件的驱动电路的动作的时序图。
[0062]图30是表示本发明的实施方式12所涉及的半导体元件的驱动电路的结构的电路图。
[0063]图31是表示本发明的实施方式12所涉及的半导体元件的驱动电路的结构的电路图。
[0064]图32是表示本发明的实施方式12所涉及的半导体元件的驱动电路的动作的时序图。
[0065]图33是表示本发明的实施方式13所涉及的半导体元件的驱动电路的结构的电路图。
[0066]图34是表示本发明的实施方式13所涉及的半导体元件的驱动电路的动作的时序图。
[0067]图35是表示本发明的实施方式14所涉及的半导体元件的驱动电路的结构的电路图。
[0068]图36是表示本发明的实施方式14所涉及的半导体元件的驱动电路的动作的时序图。
[0069]图37是表示本发明的实施方式15所涉及的半导体元件的驱动电路的结构的电路图。
[0070]图38是表示本发明的实施方式15所涉及的半导体元件的驱动电路的动作的时序图。
[0071]图39是表示本发明的实施方式16所涉及的半导体元件的驱动电路的结构的电路图。
[0072]图40是表示本发明的实施方式16所涉及的半导体元件的驱动电路的动作的时序图。
[0073]图41是表示本发明的实施方式17所涉及的半导体元件的驱动电路的结构的电路图。
[0074]图42是表示本发明的实施方式17所涉及的半导体元件的驱动电路的结构的电路图。
[0075]图43是表示本发明的实施方式17所涉及的半导体元件的驱动电路的结构的电路图。
[0076]图44是表示本发明的实施方式17所涉及的半导体元件的驱动电路的动作的时序图。
[0077]图45是表示本发明的实施方式18所涉及的半导体元件的驱动电路的结构的电路图。
[0078]图46是表示本发明的实施方式18所涉及的半导体元件的驱动电路的结构的电路图。
[0079]图47是表示本发明的实施方式18所涉及的半导体元件的驱动电路的动作的时序图。
[0080]图48是表示本发明的实施方式19所涉及的半导体装置的结构的电路图。
[0081]图49是表示本发明的实施方式20所涉及的半导体装置的结构的电路图。
【具体实施方式】
[0082]实施方式1
[0083][实施方式1的装置的结构]
[0084]图3是表示本发明的实施方式1所涉及的半导体元件的驱动电路HVIC1的结构的电路图。驱动电路HVIC1具有初级侧电路11、高压电平移位电路3、次级侧电路7、和dV/dt检测电路12。驱动电路HVIC1是作为所谓的高压集成电路（High Voltage IntegratedCircuit)而提供的。
[0085]另外，驱动电路HVIC1具有：输入端子，其接受输入信号IN ;输出端子，其输出驱动信号OUT ;第1电源端子，其接受初级侧的电源VCC ;接地端子，其与初级侧的基准电位即接地电位GND连接；第2电源端子，其与次级侧的电源VB连接；以及基准电压端子，其与次级侧的基准电位VS连接。
[0086]在以下的说明中，在电路模块具有分别标注了 VCC、GND、VB、以及VS的端子的情况下，假设作为该电路的驱动电源而使用电源VCC或电源VB，并将GND或VS作为基准电位。
[0087]初级侧电路11从电源VCC接受供电，并且与接地电位GND连接。初级侧电路11接受输入信号IN，将第1基准电位GND作为基准而生成与输入信号IN的上升沿同步的脉冲信号0NHVIN、和与输入信号IN的下降沿同步的脉冲信号0FFHVIN。
[0088]高压电平移位电路3从电源VB接受供电，并且与基准电位VS连接。高压电平移位电路3将第2基准电位VS作为基准而生成使脉冲信号0NHVIN的电压电平进行移位而得到的脉冲信号0NHV、和使脉冲信号0FFHVIN的电压电平进行移位而得到的脉冲信号0FFHV。
[0089]次级侧电路7从电源VB接受供电，并且与基准电位VS连接。次级侧电路7输出与脉冲信号0NHV同步地上升、且与脉冲信号0FFHV同步地下降的驱动信号OUT。次级侧电路7在脉冲信号0NHV和脉冲信号0FFHV双方为高电平时对输出进行保持。
[0090]dV/dt检测电路12生成掩蔽信号MASKd。掩蔽信号MASKd是具有与基准电位VS的上升期间相同宽度的脉冲信号。具体地说，对基准电位VS的电压变化（dV/dt)进行检测，产生与电压上升的开始同步地上升、与电压上升的结束相应地下降的脉冲信号而作为掩蔽信号MASKd。
[0091]图4是表示本发明的实施方式1所涉及的半导体元件的驱动电路HVIC1的结构的电路图。图4 (a)是表示初级侧电路11的