基于cpld芯片的pwm波互锁保护电路的制作方法
【技术领域】
[0001]本实用新型属于电力电子变换设备领域，具体涉及一种基于CPLD芯片的HVM波互锁保护电路。
【背景技术】
[0002]目前在电力电子变换设备中，主要运用HVM脉冲信号控制功率开关器件的导通和关断时间，从而获得所需频率和幅值的输出电压。由于开关器件自身开通和关断都需要一定的时间，按照理想的、完全互补的驱动信号控制开关器件的开通和关断，就容易引起同一桥臂的上下两管“直通”，造成开关器件的损坏。为避免“直通”问题，需要设置死区时间。同时，在实际应用中，不同型号驱动板的有效电平也不同。例如:三菱公司有的IPM驱动部分采用低电平开通，即低有效;而Concept公司的驱动板采用高电平开通，即高有效。
[0003]工程实际中，DSP产生的PffM信号在传输过程中可能会受EMI影响产生误脉冲，有导致开关器件“直通”的危险，所以提高PWM信号在强电磁干扰环境下的抗干扰性十分关键。例如Concept公司提出在SCALE-2门极驱动核外部增加死区和互锁电路，该电路既可以产生死区时间，又可以实现互锁。但该方法是通常采用电阻、电容搭建硬件电路来实现死区和互锁功能的，通过调整电阻R和电容C的值来调节RC电路的时间常数，配合硬件反相电路产生带死区的两个PWM信号。这种方法的问题在于要求的死区一致性越高，对电阻和电容的精度要求也就越高，而电阻和电容的个体之间的差异性比较大，就必须对采用的电阻和电容进行严格筛选，费时费力，精度也不高，在工业现场调整不方便。
【发明内容】
[0004]本实用新型的目的就是针对上述技术的不足，提供一种基于CPLD芯片的HVM波互锁保护电路，实现上、下桥臂PWM波的互锁功能，且死区时间精确可控，还可以实现不同的有效电平来触发不同的驱动板，灵活方便、适应性强。
[0005]为实现上述目的，本实用新型所设计的基于CPLD芯片的PWM波互锁保护电路，包括四个可编程延时模块，分别为可编程延时模块Dl、可编程延时模块D2、可编程延时模块D3及可编程延时模块D4，四个可编程延时模块的输入端均与时钟信号单元相连;还包括用于输出信号的两个输出PWM驱动信号的与或门集成模块，分别为与或门集成模块Ml和与或门集成模块M2;所述可编程延时模块Dl和所述可编程延时模块D4的输出端与所述与或门集成模±夬肌的输入端相连，所述可编程延时模块D2和所述可编程延时模块D3的输出端与所述与或门集成模块M2的输入端相连，所述与或门集成模块Ml和所述与或门集成模块M2的输入端均与外部控制电平选择电路相连;所述可编程延时模块D2的输入端与非门模块NOTl相连，所述可编程延时模块D4的输入端与非门模块N0T2相连;PffM脉冲信号的INA分别输至所述可编程延时模块Dl和非门模块NOTl，PWM信号的INB分别输至所述可编程延时模块D3和非门模块N0T2。
[0006]进一步地，所述外部控制电平选择电路的输入电平信号来控制与或门集成模块进行与或运算；当外部控制电平信号选择电路输出高电平信号时，与或门集成模块做与运算，与或门集成模块输出高电平有效；当外部控制电平信号选择电路输出低电平信号时，与或门集成模块做或运算，与或门集成模块输出低电平有效。
[0007]进一步地，所述外部控制电平选择电路通过跳线来设定高低电平，外部驱动板高电平有效时，跳线连接2、3口，外部控制电平信号选择电路输出高电平信号，外部驱动板低电平有效时，跳线连接1、2口，外部控制电平信号选择电路输出低电平信号。
[0008]进一步地，所述可编程延时模块采用上升沿延时或下降沿延时;无延时时，输出状态I，电平保持；有延时时，时钟信号单元的一个时钟信号周期计数器计数一次，计数器counter小于设定次数N时，计数器加I过程中输出状态I，计数器counter不小于设定次数N时，输出状态2，电平翻转。
[0009]与现有技术相比，本实用新型具有以下优点:本实用新型基于CPLD芯片的PWM波互锁保护电路，不仅能实现上、下桥臂PWM波的互锁功能，而且通过可编程延时模块能精确可控死区时间，省去了硬件产生死区方法中更换电阻、电容的麻烦;可以实现不同的有效电平来触发不同公司、不同型号的驱动板，灵活方便、适应性强。
【附图说明】
[0010]图1为本实用新型基于CPLD芯片的PffM波互锁保护电路的电路图；
[0011 ]图2为图1中可编程延时模块程序流程图；
[0012]图3为图1中外部控制电平选择电路的电路图；
[0013]图4为图1中与或门集成模块程序流程图；
[0014]图5为实施例中驱动板高电平有效时的死区时间产生实例图；
[0015]图6为实施例中驱动板高电平有效时的互锁情况实例图。
【具体实施方式】
[0016]下面结合附图和具体实施例对本实用新型作进一步的详细说明。
[0017]如图1为基于CPLD芯片的HVM波互锁保护电路，包括四个可编程延时模块、用于输出PffM驱动信号的两个与或门集成模块、两个非门模块及一个外部控制电平选择电路，四个可编程延时模块分别为可编程延时模块Dl、可编程延时模块D2、可编程延时模块D3及可编程延时模块D4，两个与或门集成模块分别为与或门集成模块Ml和与或门集成模块M2。
[0018]为可编程延时模块Dl、可编程延时模块D2、可编程延时模块D3及可编程延时模块D4输入端均与时钟信号单元CLK_CPLD相连，并且可编程延时模块Dl和可编程延时模块D4的输出端与与或门集成模块Ml的输入端相连，可编程延时模块D2和可编程延时模块D3的输出端与与或门集成模块M2的输入端相连，与或门集成模块Ml和与或门集成模块M2的输入端均与外部控制电平选