兼容ddr1、ddr2和ddr3的电荷泵电源的制作方法
【专利摘要】本实用新型公开一种兼容DDR1、DDR2和DDR3的电荷泵电源，包括：若干电荷泵、电源监测电路和逻辑控制电路；所述若干电荷泵用于实现输入电源vext到目标高压的转换；所述电源监测电路用于监测电源电压的电平高低；所述逻辑控制电路用于根据电源监测电路的输出结果，产生相应的使能信号，控制若干电荷泵的工作，将输入电源vext提升至目标高压。本实用新型能同时兼容DDR1、DDR2和DDR3，在DDR1、DDR2和DDR3下都具有较好的转换效率和适宜的电流驱动能力。
【专利说明】
兼容DDR1、DDR2和DDR3的电荷泵电源
【技术领域】
[0001 ]本实用新型涉及电荷栗技术领域，特别涉及一种兼容DDRl、DDR2和DDR3的电荷栗电源。
【【背景技术】】
[0002]电荷栗广泛应用于DRAM芯片中，以获得高于电源电压的内部操作电压vpp。基于不同的工艺制程，VPP的电压值略有差异，但通常均在2.7V至2.85V左右。
[0003 ] 不同工作模式下，DRAM的电源电压有所不同。DDRl的电源电压为2.5V，DDR2的电源电压为1.8V，DDR3的电源电压为1.5V。
[0004]现有用于DRAM芯片的电荷栗通常由两级子电荷栗构成，如附图1所示。两级子电荷栗结构完全相同，电源电压作为第一级子电荷栗的输入，第一级子电荷栗的输出outl作为第二级子电荷栗的输入，第二级子电荷栗的输出作为整个电荷栗的输出pump_out。
[0005]在某一模式(如DDR2)下，现有电荷栗具有较优的转换效率，也具有较为适中的电流驱动能力。但在其它模式(如DDRl或DDR3)下，现有电荷栗则会表现出较差的转换效率，偏大或偏小的电流驱动能力。
[0006]较差的转换效率将会需要消耗更多的电源电流，使芯片功耗增大;偏小的电流驱动能力将会使电荷栗不能达到所需要的高压电平;偏大的电流驱动能力将会使电荷栗输出电压出现偏大的纹波。
【【实用新型内容】】
[0007]本实用新型的目的在于提供一种兼容DDR1、DDR2和DDR3的电荷栗电源，其能同时兼容DDRUDDR2和DDR3，在DDRUDDR2和DDR3下都具有较好的转换效率和适宜的电流驱动能力。
[0008]为了实现上述目的，本实用新型采用如下技术方案:
[0009]一种兼容DDRl、DDR2和DDR3的电荷栗电源，包括:若干电荷栗、电源监测电路和逻辑控制电路；
[0010]所述若干电荷栗用于实现输入电源vext到目标高压的转换；
[0011]所述电源监测电路用于监测电源电压的电平高低；
[0012]所述逻辑控制电路用于根据电源监测电路的输出结果，产生相应的使能信号，控制若干电荷栗中的工作，将输入电源vext提升至目标高压。
[0013 ]进一步的，若干电荷栗的输入都连接电源电压vext，输出均连接到电荷栗电源的输出端pump_out ；所述若干电荷栗均连接逻辑控制电路输出的电荷栗级数控制信号stage2_en，若干电荷栗中第一电荷栗的使能信号连接到电源vext，除第一电荷栗以外的其它电荷栗分别连接逻辑控制电路输出的对应电荷栗使能信号。
[0014]进一步的，所述若干电荷栗内部电路相同。
[0015]进一步的，所述若干电荷栗均包括第一级子电荷栗stagel、第二级子电荷栗stage2、与门andl、电平转换电路和pmos晶体管pi;第一级子电荷栗stagel的输入端连接输入电源vext，第一级子电荷栗stagel的控制端和与门的第一输入端均连接到逻辑控制电路的输出信号pump_en，第一级子电荷栗8七&861的输出端连接第二级子电荷栗8七3862的输入端和pmos晶体管PI的D极;第二级子电荷栗s tage2的输出端连接电荷栗电源的输出端pump_out，第二级子电荷栗stage2的控制端连接与门的输出端；逻辑控制电路的输出信号stage2_en连接与门的第二输入端和电平转换电路的输入端；电平转换电路的输出端连接pmos晶体管PI的G极，电平转换电路的电源端和pmos晶体管p I的S极均连接到电荷栗电源的输出端pump_out。
[0016]进一步的，逻辑控制电路的输出信号stage2_en用以同时控制第一电荷栗、第二电荷栗和第三电荷栗的级数;逻辑控制电路的输出信号pump_en包括pump2_en和pump3_en;逻辑控制电路的输出信号pump2_en用作第二电荷栗的使能信号;逻辑控制电路的输出信号pump3_en用作第三电荷栗的使能信号。
[0017]进一步的，电源监测电路由电阻分压器和比较器实现，用于监测电荷栗电源当前处于DDRl、DDR2或DDR3模式。
[0018]进一步的，电源监测电路监测电荷栗电源当前处于DDR3模式时，逻辑控制电路控制第一电荷栗、第二电荷栗和第三电荷栗都处于工作状态；同时，对于第一电荷栗、第二电荷栗和第三电荷栗，逻辑控制电路输出信号stage2_en=l，第二级子电荷栗stage2处于工作状态，电平转换电路输出为高，pmos管pi关闭，第一级子电荷栗stagel的输出作为第二级子电荷栗stage2的输入，第二级子电荷栗stage2的输出作为该电荷栗的输出；
[0019]或者，电源监测电路监测电荷栗电源当前处于DDR2模式时，逻辑控制电路控制第一电荷栗和第二电荷栗处于工作状态，第三电荷栗不工作；同时，对于第一电荷栗和第二电荷栗，逻辑控制电路输出信号stage2_en= I，第二级子电荷栗stage2处于工作状态，电平转换电路输出为高，pmos管pi关闭，第一级子电荷栗stagel的输出作为第二级子电荷栗stage2的输入，第二级子电荷栗stage2的输出作为该电荷栗的输出；
[0020]或者，电源监测电路监测电荷栗电源当前处于DDRl模式时，逻辑控制电路控制第一电荷栗处于工作状态，第二电荷栗和第三电荷栗不工作；同时，对于第一电荷栗，逻辑控制电路输出信号stage2_en = 0，第二级子电荷栗stage2处于关闭状态，电平转换电路输出为低，pmos管pi打开，第一级子电荷栗stagel的输出通过pmos管pi作为该电荷栗的输出。
[0021]一种兼容DDRl、DDR2和DDR3的电荷栗电源的升压方法，包括以下步骤:电源监测电路监测电荷栗电源当前处于DDRl、DDR2还是DDR3模式;然后逻辑控制电路控制若干电荷栗中的一个或多个处于工作状态，同时，逻辑控制电路控制若干电荷栗的一级或多级处于工作状态;将输入电源vext提升至目标高压。
[0022 ] 一种兼容DDRl、DDR2和DDR3的电荷栗电源的升压方法，包括以下步骤:
[0023]电源监测电路监测电荷栗电源当前处于DDR3模式时，逻辑控制电路控制第一电荷栗、第二电荷栗和第三电荷栗都处于工作状态；同时，对于第一电荷栗、第二电荷栗和第三电荷栗，逻辑控制电路输出信号stage2_en = l，第二级子电荷栗stage2处于工作状态，电平转换电路输出为高，pmos管pi关闭，第一级子电荷栗stagel的输出作为第二级子电荷栗stage2的输入，第二级子电荷栗stage2的输出作为该电荷栗的输出；
[0024]或者，电源监测电路监测电荷栗电源当前处于DDR2模式时，逻辑控制电路控制第一电荷栗和第二电荷栗处于工作状态，第三电荷栗不工作；同时，对于第一电荷栗和第二电荷栗，逻辑控制电路输出信号stage2_en= I，第二级子电荷栗stage2处于工作状态，电平转换电路输出为高，pmos管pi关闭，第一级子电荷栗stagel的输出作为第二级子电荷栗stage2的输入，第二级子电荷栗stage2的输出作为该电荷栗的输出；
[0025]或者，电源监测电路监测电荷栗电源当前处于DDRl模式时，逻辑控制电路控制第一电荷栗处于工作状态，第二电荷栗和第三电荷栗不工作；同时，对于第一电荷栗，逻辑控制电路输出信号stage2_en = 0，第二级子电荷栗stage2处于关闭状态，电平转换电路输出为低，pmos管pi打开，第一级子电荷栗stagel的输出通过pmos管pi作为该电荷栗的输出。
[0026]相对于现有技术，本实用新型所具有的优点:
[0027]1、本实用新型可根据电源电压的不同，自动辩另ljDDRl、DDR2和DDR3模式。
[0028]2、本实用新型可根据所处模式的不同来配置合适的电荷栗级数，以确保各个模式下电荷栗都具有较优的转换效率。
[0029]3、本实用新型可根据所处模式的不同来配置合适的电荷栗个数，以确保各个模式下电荷栗具有适中的电流驱动能力。
【【附图说明】】
[0030]图1是现有电荷栗的电路原理图；
[0031]图2是本实用新型的电路原理图。
[0032]图3是第一电荷栗、第二电荷栗和第三电荷栗的内部电路原理图。
[0033]图4是电源监测电路的原理图。
[0034]图5是根据电源监测电路输出结果来配置电荷栗级数和个数的真值表。
【【具体实施方式】】
[0035 ] 请参阅图2至图5所示，本实用新型一种兼容DDR1、DDR2和DDR3的电荷栗电源在现有电荷栗电路的基础上，增加了电源监测电路和逻辑控制电路，自动辨别所处模式，并根据所处模式的不同来配置合适的电荷栗级数和个数。
[0036]请参阅图2所示，本实用新型一种兼容DDRl、DDR2和DDR3的电荷栗电源，包括:第一电荷栗pumpl、第二电荷栗pump2、第三电荷栗pump3、电源监测电路和逻辑控制电路。
[0037]第一电荷栗pumpl、第二电荷栗pump2和第三电荷栗pump3:用于实现电源电压vext到高压的转换。此处的高压指的大于vext的目标电压。
[0038]电源监测电路:用于监测电源电压的电平高低。
[0039]逻辑控制电路:根据电源监测电路的输出结果，产生相应的使能信号，控制第一电荷栗、第二电荷栗和第三电荷栗的工作。
[0040]第一电荷栗、第二电荷栗和第三电荷栗为并联连接方式，输入都为电源电压vext，输出均连接到电荷栗电源的输出端pump_out。
[0041]第一电荷栗、第二电荷栗和第三电荷栗内部电路完全相同，且级数可配置。
[0042]请参阅图3所示，第一电荷栗、第二电荷栗和第三电荷栗均由第一级子电荷栗stagel、第二级子电荷栗stage2、与门andl、电平转换电路和pmos晶体管pi构成。第一级子电荷栗stage I的输入端连接输入电源，第一级子电荷栗stage I的控制端和与门的第一输入端均连接到逻辑控制电路的输出信号pump_en，第一级子电荷栗stage I的输出端连接第二级子电荷栗stage2的输入端和pmos晶体管pi的D极。第二级子电荷栗stage2的输出端连接电荷栗电源的输出端pump_ou t，第二级子电荷栗s tage 2的控制端连接与门的输出端;逻辑控制电路的输出信号s tage 2_en连接与门的第二输入端和电平转换电路的输入端。电平转换电路的输出端连接pmo s晶体管PI的G极，电平转换电路的电源端(hv)和pmos晶体管p I的S极均连接到电荷栗电源的输出端pump_out。
[0043]电源监测电路可由电阻分压器和比较器得以实现，如附图4所示。
[0044]电源监测电路包括第一电阻串R1、第二电阻串R2、比较器I和比较器O;第一电阻串Rl和第二电阻串R2串联于电源Vext和地之间，比较器I的第一输入端和比较器O的第一输入端均连接第一电阻串Rl和第二电阻串R2之间的节点，比较器I的第二输入端连接参考信号vrefl;比较器O的第二输入端连接参考信号vrefO;比较器I的输出端和比较器O的输出端连接逻辑控制电路的输入端。
[0045]逻辑控制电路的输出信号stage2_en用以同时控制第一电荷栗、第二电荷栗和第三电荷栗的级数；
[0046]逻辑控制电路的输出信号pump2_en用作第二电荷栗的使能信号；
[0047]逻辑控制电路的输出信号pUmp3_en用作第三电荷栗的使能信号。
[0048]根据DDRl、DDR2或DDR3电源电压不同的特点，电源监测电路自动辨别芯片当前所处的模式，生成不同的输出结果Sen〈l:0>;逻辑控制电路根据电源监测电路的结果，配置电荷栗级数控制信号stage2_en、第二电荷栗的使能信号pump2_en和第三电荷栗的使能信号pump3_en0
[0049]本实用新型一种兼容DDRl、DDR2和DDR3的电荷栗电源的升压方法，具体如下:
[0050]1、电源监测电路通过分压器对电源电压进行采样，采样电压vfb与参考电压vrefl通过比较器I进行比较，比较结果为sen〈l>;采样电压vfb同时与另一参考电压vrefO通过比较器O进行比较，比较结果为sen〈0>。
[0051 ] 2、当电源电压小于某一电压值Vl (例如Vl = 1.65V)时，采样电压vfb小于参考电压vrefl和vrefO，电源监测电路输出信号sen〈l:0> = 00，表示芯片处于DDR3模式。
[0052] 3、当处于DDR3模式时，逻辑控制电路输出信号pump2_en = I，pump3_en= I。第一电荷栗、第二电荷栗和第三电荷栗都处于工作状态。
[°°53] 4、当处于DDR3模式时，逻辑控制电路输出信号stage2_en= I，第二级子电荷栗stage2处于工作状态，电平转换电路输出为高，pmos管pi关闭，第一级子电荷栗stagel的输出作为第二级子电荷栗stage2的输入，第二级子电荷栗stage2的输出作为该电荷栗的输出。
[0054]5、当电源电压高于Vl但低于另一电压值V2(例如V2 = 2.1V)时，采样电压vfb大于参考电压vrefO但小于参考电压vrefl，电源监测电路输出信号sen〈l:0> = 01，表示芯片处于DDR2模式。
[0055]6、当处于DDR2模式时，逻辑控制电路输出信号pump2_en = I，pump3_en = 0。第一电荷栗和第二电荷栗工作，第三电荷栗关闭。
[°°56] 7、当处于DDR2模式时，逻辑控制电路输出信号stage2_en= I，第二级子电荷栗stage2处于工作状态，电平转换电路输出为高，pmos管pi关闭，第一级子电荷栗stagel的输出作为第二级子电荷栗stage2的输入，第二级子电荷栗stage2的输出作为该电荷栗的输出。
[0057] 8、当电源电压高于V2时，米样电压vfb大于参考电压vrefl和vrefO，电源监测电路输出信号sen〈l:0> = ll，表示芯片处于DDRl模式。
[°°58] 9、当处于DDRl模式时，逻辑控制电路输出信号pump2_en = O，pump3_en = O。仅第一电荷栗处于工作状态，第二电荷栗和第三电荷栗关闭。
[°°59] 10、当处于DDRl模式时，逻辑控制电路输出信号stage2_en = 0，第二级子电荷栗stage2处于关闭状态，电平转换电路输出为低，pmos管pi打开，第一级子电荷栗stage I的输出通过pmos管pi作为该电荷栗的输出。
[0060]上述电路在DDRl模式时为一个一级电荷栗处于工作状态，在DDR2模式时为两个两级电荷栗处于工作状态，在DDR3模式时为三个两级电荷栗处于工作状态。
[0061]实际中各模式下电荷栗级数和个数的选择并不局限于上述组合。首先，可根据各模式下的电源电压水平选择合适的电荷栗级数，确保各个模式下都具有较优的转换效率。具体来说就是:DDR1模式的电源电压较高，因此电荷栗级数可选为I级，这样电荷栗的转换效率会较优;DDR2模式的电源电压适中，因此电荷栗级数可选为2级，这样电荷栗的转换效率会较优;DDR3模式的电源电压较低，因此电荷栗级数可选为2级或3级，这样电荷栗的转换效率会较优。然后，在电荷栗的级数确定以后，可根据芯片的电流需求来确定所需要的电荷栗的个数，具体来说就是:DDRl、DDR2和DDR3三种模式相比较，DDRl模式下电荷栗的转换效率最高，且电源电压也最高，因此单个电荷栗的电流驱动能力最强，因此需要的电荷栗个数最少;DDR2模式下电荷栗的转换效率适中，且电源电压也适中，因此单个电荷栗的电流驱动能力适中，因此需要的电荷栗个数也适中;DDR3模式下电荷栗的转换效率最低，且电源电压也最低，因此单个电荷栗的电流驱动最弱，因此需要的电荷栗个数最多。
【主权项】
1.一种兼容DDR1、DDR2和DDR3的电荷栗电源，其特征在于，包括:若干电荷栗、电源监测电路和逻辑控制电路； 所述若干电荷栗用于实现输入电源vext到目标高压的转换； 所述电源监测电路用于监测电源电压的电平高低； 所述逻辑控制电路用于根据电源监测电路的输出结果，产生相应的使能信号，控制若干电荷栗的工作，将输入电源vext提升至目标高压； 若干电荷栗的输入都连接电源电压vext，输出均连接到电荷栗电源的输出端pump_out;所述若干电荷栗均连接逻辑控制电路输出的电荷栗级数控制信号stage2_en，若干电荷栗中第一电荷栗的使能信号连接到电源vext，除第一电荷栗以外的其它电荷栗分别连接逻辑控制电路输出的对应电荷栗使能信号； 所述若干电荷栗均包括第一级子电荷栗stagel、第二级子电荷栗stage2、与门andl、电平转换电路和pmos晶体管pi;第一级子电荷栗stage I的输入端连接输入电源vext，第一级子电荷栗s t a g e I的控制端和与门的第一输入端均连接到逻辑控制电路的输出信号P u m P _en，第一级子电荷栗stagel的输出端连接第二级子电荷栗stage2的输入端和pmos晶体管pi的D极;第二级子电荷栗stage2的输出端连接电荷栗电源的输出端pump_out，第二级子电荷栗stage2的控制端连接与门的输出端;逻辑控制电路的输出信号stage2_en连接与门的第二输入端和电平转换电路的输入端；电平转换电路的输出端连接pmos晶体管pi的G极，电平转换电路的电源端和pmos晶体管PI的S极均连接到电荷栗电源的输出端pump_out ； 逻辑控制电路的输出信号stage2_en用以同时控制第一电荷栗、第二电荷栗和第三电荷栗的级数;逻辑控制电路的输出信号pump_en包括pump2_en和pump3_en ；逻辑控制电路的输出信号pump2_en用作第二电荷栗的使能信号;逻辑控制电路的输出信号pump3_en用作第三电荷栗的使能信号。2.根据权利要求1所述的一种兼容DDRl、DDR2和DDR3的电荷栗电源，其特征在于，所述若干电荷栗内部电路相同。3.根据权利要求1所述的一种兼容DDRl、DDR2和DDR3的电荷栗电源，其特征在于，电源监测电路由电阻分压器和比较器实现，用于监测电荷栗电源当前处于DDRl、DDR2或DDR3模式；电源监测电路包括第一电阻串R1、第二电阻串R2、比较器I和比较器O;第一电阻串Rl和第二电阻串R2串联于电源Vext和地之间，比较器I的第一输入端和比较器O的第一输入端均连接第一电阻串Rl和第二电阻串R2之间的节点，比较器I的第二输入端连接参考信号vrefl;比较器O的第二输入端连接参考信号vrefO;比较器I的输出端和比较器O的输出端连接逻辑控制电路的输入端。
【文档编号】H02M3/07GK205584020SQ201620040144
【公开日】2016年9月14日
【申请日】2016年1月15日
【发明人】梁星
【申请人】西安紫光国芯半导体有限公司