具有无干扰基准切换的多输入锁相环的制作方法

文档序号:7512083阅读:195来源:国知局
专利名称:具有无干扰基准切换的多输入锁相环的制作方法
技术领域
本发明一般涉及数字定时电路,特别涉及能够从受到抖动影响的输入信号选择中恢复时钟信号的数字锁相环。
背景技术
在数字建网应用中,需要为SONET(同步光网)OC-N和STS-N接口电路,以及TI或EI主要速率(primary rate)数字传输链路提供时间基准。这些定时信号必须满足相关的标准,例如,用于STRATUM3E,3和4E时钟以及SONET最小时钟(SMC)的BELLCORE GR-124-CORE和GR-253-CORE推荐标准。这些标准对输入基准和所产生的输出时钟之间的传输特性具有严格的要求,并且它们特别地规定对于可能由于输入基准之间的切换而在输出时钟产生的相位扰动的限制。
提供这种定时信号的方法是采用锁相环。一般来说,这包括把输入基准信号与由适当的因子分频的环路输出相比较的相位比较器、消除高频波动的环路滤波器、以及按照这样一种方式来控制频率以消除由相位检测器所检测的相位差的受控振荡器。
美国专利No.5,602,884中公开一种锁相环,其利用由20MHz时钟所定时的DCO与一个抽头延迟线路的组合。由于DCO直接控制该抽头延迟线路,因此可以把无抖动精度保持在一个时钟周期的几分之几。该分数由抽头延迟线路的每个抽头延迟时间所限制。
如该专利中所述,用于使对输出时钟的相位扰动最小化的常规方法如下不是把相位比较器直接连接到有效输入基准上,而是把一个中间电路连接在该输入基准和相位比较器之间。该中间电路包括与所产生输出时钟相同步的由相对较高速度的时钟所定时的向上/向下计数器。该计数器的输出产生一个虚拟基准,其随后到达相位比较器。在基准重新调整启动之后,出现如下系列事件。PLL被置于保持模式。通过对高速时钟周期计数而调整输出时钟与所指定的基准时钟之间的相位差。随后从计数器中减去该数值,产生该虚拟输出基准时间。该PLL随后脱离保持状态,并且调整到新调节的虚拟基准。按照这种方式,建立基准时间之间的相位偏移。该方法的主要缺点在于相位建立的精度与应用到该计数器上的频率成比例。该电路仍然被输出时钟产生相位偏移,该相位偏移大到与高速时钟的周期相等。仅仅可以通过增加高速时钟的速度、增加相位建立计数器的尺寸而减小最大的相位偏移,从而增加所需的门电路数目和电路的功耗。
本发明的一个目的是提供一种具有基准切换机制的锁相环,其减轻现有技术的上述问题。
发明概述相应地,本发明提供一种用于从多个输入基准信号中的一个基准信号恢复时钟信号的时钟恢复电路,其中包括用于每个输入的获取式锁相环(acquisition phase locked loop),每个所述获取式PLL具有用于把输入信号的相位与反馈信号相比较的相位比较器,以及接收来自所述相位比较器的输入的第一和第二数控振荡器(DCO),所述获取式PLL的所述第一DCO处于反馈环路中,以把一个输入提供到所述相位比较器,并且所述获取式PLL的所述第二DCO具有导入与所述获取式PLL的所述第一DCO相关的相位偏移的控制输入端,并且把一个输出提供到所述获取式PLL;输出PLL,其具有可选择连接到每个所述获取式PLL的输出端的相位比较器,所述输出PLL具有为所述电路提供输出的第一DCO,以及在反馈环路中把反馈信号提供到所述输出PLL的所述相位比较器的第二DCO,所述输出PLL的第二DCO具有控制输入端,用于导入与所述输出PLL的所述第一DCO相关的相位偏移;以及控制单元,用于在从一个输入切换到另一个输入过程中,把所述获取式电路的第二DCO和所述输出PLL的第二DCO的相位设置为一个共同值,以避免在切换基准信号时出现瞬间相位误差。
DCO最好是加速率乘法器(adding rate multiplier),其中一个DCO在达到溢出条件时产生一个输出信号,并且由余项(remainder)产生时间误差信号,另一个DCO具有可设置的相位。
反馈环路最好包括一个抽头延迟线路,以减少抖动。
由于每个PLL具有两个DCO,在输入信号切换过程中,仅仅其中一个DCO处于反馈环路中,从而可以消除可设置DCO之间的相位误差,从而避免在输入改变时出现相位跳动。
本发明还提供一种从多个输入基准信号中的一个基准信号恢复时钟信号的方法,其中包括为每个输入提供获取式锁相环(PLL)的步骤,每个所述获取式PLL包括第一和第二数控振荡器(DCO);用第一和第二DCO跟踪基准输入信号,所述第一DCO处于所述获取式PLL的反馈环路中,并且所述DCO提供所述获取式锁相环的输出,所述输出PLL包括第一和第二DCO,所述输出PLL的第一DCO提供恢复时钟信号,并且所述输出PLL的所述第二DCO处于所述输出PLL的反馈环路中;以及在切换到另一个基准输入过程中,把所述获取式PLL和所述输出PLL的所述第二DCO的相位设置为一个共同数值。
附图简述下面将仅仅通过举例参照附图更加详细地描述本发明,其中

图1为现有锁相环的方框图;图2为根据本发明一个实施例的锁相环的整体构架的方框图;图3为获取式锁相环的方框图;图4为输出锁相环的方框图;以及图5为用于本发明的电路中的数控振荡器的更加详细的示意图。
优选实施方式图1所示的现有锁相环包括复用器1,其在两个可能的输入时间“pri”和“sec”之间选择;计数器2,其校正并建立在基准切换时两个时钟之间的相位差;接收基准信号输入的相位检测器3;积分器4;数控振荡器5,用于产生在所需频率的输出信号以及表示输出信号中的时间误差的控制信号;抽头延迟线路6,从由所述控制信号确定的抽头产生的输出信号;以及分频电路器,产生用于相位检测器3和第二输入端的反馈信号以及到达相位建立计数器2的同步高速时钟。积分器4的功能是消除由于基准时钟中心频率与受控振荡器固有频率(freerun frequency)之间的差别而造成输入到输出的相位变化。相位检测器3保证数控振荡器5产生与输入信号相同步的输出。
这样一种现有锁相环对于建立输入基准时钟之间的相位差具有限制。该电路可以保证的最小相位偏移是施加到相位建立计数器的高速时钟的周期。
现在参照图2,根据本发明的原理的锁相环包括附加到每个输入基准的多个获取式数字锁相环10;复用器11,用于把数字化时钟与相位信息以及来自所选择获取式锁相环10的控制信息进行多路复用;输出锁相环12,及锁定到来自复用器11的信号。该输出锁相环12产生作为该电路的输出的稳定时钟。控制模块13,一般是微控制器,控制该设备的操作。
20MHz输入时钟被用作为主时钟,其驱动在获取式PLL10以及输出PLL12中的所有数控振荡器(DCO)。通过利用在我们在2000年5月31日递交的共同未决专利申请No.GB 0013059.1“利用多级延迟线路减小抖动的锁相环”中描述的DCO中的相位余项(remainderterm)来减小所产生的输出时钟的抖动。
图3更加详细地示出该获取式PLL10。相位比较器21是一个向上/向下计数器22,其计数基准时钟与获取式PLL时钟之间的周期滑移(cycle slip)。通过用抽取器23对周期滑移计数器的输出进行积分和抽样来更加精确地计算相位偏移。用累加器25对相位比较器的输出求积分。在加法器24中把相位比较器的输出与累加器25的输出相加。然后,在一对连接到各个DCO28的加法器29中,把加法器24的输出与常数Pa相加。加法器29的输出作为控制信息,对所产生的输出时钟进行加速或减速(在负数的情况下)。
如图5中所示,每个DCO28包括加速率乘法器,其产生所需的输出频率。在这种情况下,标准的16.384MHz时钟被同步化。输入字(DCOIN)被馈送到加法器40并且在寄存器41中累加。每个DCO28由来自外部引脚的主20MHz信号所定时。当输入字DCO IN被重叠地加到加法器40的初值上时,该加法器定期地溢出,并且所产生的进位信号构成DCO的输出信号。如果在溢出时有余项,则该余项出现在寄存器41,并且表示DCO进位输出的相位误差。该余项(restterm)被用于控制多级抽头模式线路来产生一个小抖动输出时钟。该DCO还扩展到该进位输出之上。该进位输出使得计数器随着每个进位输出而向上计数。额外的数位有效地计数所产生的标准16.384MHz输出时钟的周期。这些额外的项被用于相关时钟的合成,例如所产生的12.352MHz输出时钟。
DCO的主频率的进位输出的虚拟频率是主时钟×P/Q,其中P是在加法器29中相加的常数,并且Q是DCO寄存器41的容量。在该例子中,主时钟是20MHz。
一个DCO28-DCO1被用于合成通过抽头延迟线路27和分频器26反馈到相位比较器21的输出时钟。该系统总是设法使该DCO的虚拟输出时钟的相位与输入时钟相对齐。
第二DCO28-DCO2与第一DCO相同,只是可由控制器设置其累计值-余项加上进位输出加上周期扩展位。由于第二DCO具有与由DCO容量、主时钟频率(20MHz)以及所加的常数P所确定的第一DCO相同的固有频率,并且由于第二DCO加上与第一DCO相同的误差项,因此第二DCO产生在频率和频移上与第一DCO相同的虚拟16.384MHz时钟。第二DCO为可设置,这意味着所产生的16.384MHz时钟之间的差别是在两个时钟之间可能有任意的静态相位偏移。这很重要,因为所产生的时钟需要其相位与输入的基本时钟以及可以任意设置相位的所合成时钟相对齐。
图4更加详细地示出该输出PLL。它主要包括相位比较器30、积分器31、用于产生输出时钟的DCO-DCO134以及产生用数字化格式由20MHz主时钟定时输出的虚拟16.384MHz时钟的DCO-DCO233。在获取式PLL情况下,DCO-DCO1和DCO2具有与输入相同的误差信息。DCO2可在控制单元的控制下设置。相位比较器30是一个减法器,它从获取式PLL的DCO2的余项加上进位输出加上周期扩展位中减去输出PLL的DCO233的余项加上进位输出加上周期扩展位。积分器31是一个累加器,其累加来自该相位比较器的结果,有效地把输出PLL的中心频率调整为获取式PLL的所获得的中心频率。
DCO134把一个输出信号提供到延迟线路35和分频器36,以减小抖动并且提供用于该电路的输出。
在正常的操作中,所有获取式PLL调节它们各自的输入基准时钟。输出PLL12附加到获取式PLL10上。它锁定获取式PLL的输出,并且产生稳定的输出时钟。输出PLL调节其自身,使得在输出PLL的DCO2中的数值与来自获取式PLL的DCO2的数值相匹配。
在重新调整基准之后(选择新的输入时钟,其使得新的获取式PLL与输出PLL相等),随后在输出PLL的DCO2中的数值倾向于与来自新附加的获取式PLL的DCO2的数值相匹配。由于这些数值与来自以前的获取式PLL的DCO2的数值不相关,在第一和第二获取式PLL之间简单地交换信号将得到被导入到输出DCO2和获取式DCO2之间的任意相位偏差。该偏差将作为来自相位比较器的一个误差项而出现,并且输出PLL将调节到该相位误差,在输出时钟上导入一个相位偏移,其等于包含在获取式PLL的DCO2与输出PLL的DCO2之间的差中的初始相位偏移。在此把该数值置于DCO的可设置复制件的装置中。在基准重新调整时,获取式PLL和输出PLL的DCO2都被设置为常量。获取式PLL不受到干扰,因为其DCO2不在它的反馈环路中。由于DCO2acq-DCO2out等于零,在基准重新调整时出现的瞬时相位误差变为零。
尽管本发明已经参照优选实施例进行描述,但该描述不是限制意义上的。在参照本发明的描述之后,本领域内的专业人员显然可以作出所公开实施例的各种变型。因此,所附权利要求被认为覆盖落入本发明的保护范围内的任何这种变型或实施例。
权利要求
1.一种用于从多个输入基准信号中的一个基准信号恢复时钟信号的时钟恢复电路,其中包括用于每个输入的获取式锁相环,每个所述获取式PLL具有用于把输入信号的相位与反馈信号相比较的相位比较器,以及接收来自所述相位比较器的输入的第一和第二数控振荡器(DCO),所述获取式PLL的所述第一DCO处于反馈环路中,以把一个输入提供到所述相位比较器,并且所述获取式PLL的所述第二DCO具有导入与所述获取式PLL的所述第一DCO相关的相位偏移的控制输入端,并且把一个输出提供到所述获取式PLL;输出PLL,其具有可选择连接到每个所述获取式PLL的输出端的相位比较器,所述输出PLL具有为所述电路提供输出的第一DCO,以及在反馈环路中把反馈信号提供到所述输出PLL的所述相位比较器的第二DCO,所述输出PLL的第二DCO具有控制输入端,用于导入与所述输出PLL的所述第一DCO相关的相位偏移;以及控制单元,用于在从一个输入切换到另一个输入过程中,把所述获取式电路的第二DCO和所述输出PLL的第二DCO的相位设置为一个共同值,以避免在切换基准信号时出现瞬间相位误差。
2.根据权利要求1所述的时钟恢复电路,其中进一步包括在所述获取式PLL的反馈环路中的抽头延迟线路,用于产生小抖动的输出。
3.根据权利要求1或2所述的时钟恢复电路,其中该相位比较器包括一个周期/滑移计数器以及用于抽取该周期滑移计数器的输出的抽取器。
4.根据权利要求1至3中的任何一项所述的时钟恢复电路,其中进一步包括用于对相位比较器的输出求积分的积分器/累加器。
5.根据权利要求4所示的时钟恢复电路,其中进一步包括第一加法器,用于把所述积分器/累加器的输出加到该相位比较器的输出。
6.根据权利要求5所述的时钟恢复电路,其中进一步包括各个附加的加法器,用于把常数加到所述的加法器的输出,所述附加的加法器连接到所述获取式PLL的第一和第二DCO的各个输入端。
7.根据权利要求1至6中的任何一项所述的时钟恢复电路,其中所述DCO包括对所产生输出时钟的周期计数的额外数位。
8.根据权利要求1至7中的任何一项所述的时钟恢复电路,其中进一步包括积分器/累加器,用于对所述输出PLL的所述相位比较器的输出求积分;以及第一加法器,用于把所述积分器/累加器的输出加到所述输出PLL的所述相位比较器的输出。
9.根据权利要求8所述的时钟恢复电路,其中进一步包括附加的加法器,用于把常数加到所述第一加法器的输出,所述附加的加法器连接到所述输出PLL的DCO的输入端。
10.根据权利要求1至9中的任何一项所述的时钟恢复电路,其中所述获取式PLL的数控振荡器是增加型速率乘法器(addingtype rate multiplier),当其中一个达到溢出条件时产生一个输出信号,并且余项产生表示在每个输出信号中的时间误差的控制信号。
11.根据权利要求1至10中的任何一项所述的时钟恢复电路,其中所述输出PLL的第一DCO的输出连接到抽头延迟线路,以减小抖动。
12.一种从多个输入基准中的一个恢复时钟信号的方法,其中包括如下步骤为每个输入端提供一个获取式锁相环(PLL),每个所述获取式PLL包括第一和第二数控振荡器(DCO);用所述第一和第二DCO跟踪一个基准输入信号,所述第一DCO处于所述获取式PLL的反馈环路中,并且所述第二DCO提供在所述获取式锁相环的输出;提供一个可选择地连接到所述获取式PLL的输出PLL,所述输出PLL包括第一和第二DCO;用所述输出PLL的第一和第二DCO跟踪所述获取式PLL的输出,所述输出PLL的第一DCO提供一个所恢复时钟信号,并且所述输出PLL的DCO处于所述输出PLL的反馈环路中;以及在切换到另一个基准输入时,把所述获取式PLL和所述输出PLL的所述DCO设置为一个共同数值。
13.根据权利要求12所述的方法,其中用一个抽头延迟线路减小在所述获取式锁相环中的抖动。
14.根据权利要求12或13所述的方法,其中所述DCO具有计数由DCO所产生的时钟的输出周期的扩展位。
15.根据权利要求12至14中的任何一项所述的方法,其中每个所述PLL包括相位比较器,并且该相位比较器的输出在馈送到所述第一和第二DCO之前被积分。
16.根据权利要求15所述的方法,其中利用在所述相位比较器中的向上/向下计数器计数周期滑移。
17.根据权利要求16所述的方法,其中抽取该周期滑移计数器的输出。
18.根据权利要求12至17中的任何一项所述的方法,其中所述获取式PLL由控制器所选择,以控制所述DCO的相位偏差。
19.根据权利要求18所述的方法,其中所述控制器控制复用器的选择输入,以把有效的获取式PLL连接到所述输出PLL。
20.一种用于从受到抖动的输入信号中恢复稳定的时钟信号的获取式数字锁项环,其中包括接收所输入信号的数字输入电路;第一和第二数控振荡器,用于产生在所述频率的输出以及表示在每个所述输出信号中的时间误差的控制信号。多个抽头延迟线路,所述抽头延迟线路包括多个延迟装置,所述抽头延迟线路的延迟总和小于所述数控振荡器的一个时钟周期;以及数字相位比较器,用于接收来自所述输入电路的所述至少一个输入信号,以及接收来自所述多抽头延迟线路提供装置中的最后一个的输出信号,以产生控制所述数控振荡器的数字输入信号。
21.根据权利要求20所述的获取式数字锁相环,其中所述数控振荡器是增加型速率乘法器,当其中一个达到溢出条件时产生所述输出信号,并且余项产生所述控制信号,以及第二个所述数控振荡器具有可设置的相位。
22.一种用于产生稳定输出时钟的输出数字锁相环,其中包括数字相位比较器,其从来自输出PLL的反馈虚拟时钟减去来自获取式PLL的虚拟输出时钟;积分器,其具有把相位比较器的输出累加的累加器;以及第一和第二数控振荡器,用于产生所需频率的输出以及表示所述输出信号中的时间误差的控制信号,该第一数控振荡器把控制信号馈送到多个抽头延迟线路,并且可设置的第二数控振荡器把反馈信号提供到该相位比较器。
23.根据权利要求22所述的锁相环,其中进一步包括多个抽头延迟线路,所述抽头延迟线路包括多个延迟装置,所述多个抽头延迟线路的延迟总和小于所述数控振荡器的一个时钟周期。
全文摘要
一种用于从多个输入基准信号之一恢复时钟信号的时钟恢复电路,其中包括用于每个输入的获取式锁相环,每个获取式PLL具有用于把输入信号的相位与反馈信号相比较的相位比较器,以及接收来自相位比较器的输入的第一和第二数控振荡器(DCO),获取式PLL的第一DCO处于反馈环路中,以把一个输入提供到相位比较器,并且获取式PLL的第二DCO具有导入与获取式PLL的第一DCO相关的相位偏移的控制输入端,并且把一个输出提供到获取式PLL;输出PLL,其具有可选择连接到每个获取式PLL的输出端的相位比较器,输出PLL具有为电路提供输出的第一DCO,以及在反馈环路中把反馈信号提供到输出PLL的相位比较器的第二DCO,输出PLL的第二DCO具有控制输入端,用于导入与输出PLL的第一DCO相关的相位偏移;以及控制单元,用于在从一个输入切换到另一个输入过程中,把获取式电路的第二DCO和输出PLL的第二DCO的相位设置为一个共同值,以避免在切换基准信号时出现瞬间相位误差。
文档编号H03L7/099GK1363994SQ0114035
公开日2002年8月14日 申请日期2001年12月10日 优先权日2000年12月9日
发明者西蒙·斯基尔斯肯 申请人:扎尔林克半导体股份有限公司
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1