专利名称：快速切换输入缓冲器的制作方法
技术领域：
本发明涉及一种用于半导体装置的CMOS输入缓冲器。
背景技术：
互补金属氧化半导体(CMOS)输入缓冲器已于半导体装置使用多年。输入缓冲器的一项重要特性为切换时间，即由高状态转换至低状态所需时间，或反之亦然。
图1说明用于半导体装置已有的CMOS反相器输入缓冲器100的范例。CMOS反相器输入缓冲器100包含一个P-信道MOSFET晶体管106，亦称为PMOS晶体管，及一个具互补结构的N-信道MOSFET晶体管108，亦称为NMOS晶体管。PMOS及NMOS晶体管106、108的栅极与亦称为输入终端的输入节点102相接。因两个栅极均与输入节点102相接，故输入信号亦称为栅极电压Vg。输出信号由亦称为输出终端的输出节点110传送。输出节点110与PMOS及NMOS晶体管106、108的漏极相接。当一个低信号，大致上为零电压，施于输入节点102时，PMOS晶体管106启通，且NMOS晶体管108关断，使得输出节点110变为高状态。当一个高信号，大致上为供给电压，施于输入终端102时，PMOS晶体管106被关断，且NMOS晶体管108启通，使得输出节点变为低状态。因为PMOS及NMOS晶体管其中一个维持于关断状态，则若有任何DC电流消耗亦为微量。
图2说明已有的CMOS NOR输入缓冲器200的范例。CMOS NOR输入缓冲器200包含第一和第二PMOS晶体管210、212，以及第一和第二NMOS晶体管214、216。第二PMOS晶体管212及第一NMOS晶体管214的栅极与输入节点202相接。输出信号由和第二PMOS晶体管212、第一及第二NMOS晶体管214、216漏极相接的输出节点220传送。”电源关闭”控制信号于控制节点218接收。控制节点218与第一PMOS晶体管210以及第二NMOS晶体管216的栅极相接。
发明内容
本发明为一种用于半导体装置的输入缓冲器电路，包含一个PMOS晶体管、一个NMOS晶体管、以及一个上拉电路。上拉电路施加电压至PMOS晶体管的主体区域，产生正主体效应，当输入缓冲器切换时，此效应可暂时降低PMOS晶体管门限电压绝对值。如此使得输入缓冲器切换的比已有的输入缓冲器快速。此输入缓冲器为反相器、NOR、NAND、或其它输入缓冲器。
本发明的描述乃参照附图。于图中，相似参考编号表示相同或功能上相似的组件。此外，参考编号最左边的数字表示参考编号首次出现的图标。
图1为已有CMOS反相器输入缓冲器的图标；图2为已有CMOS NOR输入缓冲器的图标；图3为本发明关于CMOS反相器输入缓冲器实施例的图标；图4为本发明关于CMOS NOR输入缓冲器实施例的图标；及图5为本发明PMOS晶体管实施组件的横截面图标。
具体实施例方式
用于半导体装置的输入装置，如内存装置SRAM及DRAM，提供高及低输出状态间的快速切换。运作于低供给电压的输入装置具低泄漏电流。本发明可暂时降低截止电压绝对值，减少切换时间，而不会产生实质的泄漏电流。
输入缓冲器监测输入节点的信号，且根据输入节点切换输出节点。当超过输出节点的输入缓冲器及电路运作于供给电压Vcc及接地之间，则于输入节点所接收的信号将位于较窄范围，例如Vih及Vil。Vih表示″高″信号，Vil表示″低″信号。由于线性电容及其它因素，Vil通常高于接地且Vih通常低于供给电压。
当操作于低供给电压，即使于较慢速度，PMOS晶体管亦倾向切换。低供给电压为低于3.3伏特，如1.8伏特或1.6伏特的供给电压。于许多应用，电闸运作地越快越好。
CMOS设计的原则为PMOS晶体管比NMOS晶体管″弱″。此乃迁移率因素。因PMOS晶体管的门限电压绝对值|Vt|相对于NMOS晶体管门限电压高出许多，输入缓冲器由″高″至″低″的切换时间通常比由″低″至″高″的切换时间快。门限电压用以决定输入线的信号为高或低状态。如果降低PMOS晶体管截止电压绝对值，试图降低切换速度，则PMOS晶体管的泄漏电流将会产生不希望的增加。本发明可暂时降低门限电压绝对值，以减少切换时间，而不会产生实质的泄漏电流，如第3至5图所示。
图3说明具快速切换及低漏损量的CMOS反相器输入缓冲器300的范例。CMOS反相器输入缓冲器300包含一个PMOS晶体管306、一个具互补结构的NMOS晶体管308、一个上拉装置314、及一个选择性电容器312。PMOS及NMOS晶体管306、308的栅极与输入节点302相接。输出信号由和PMOS及NMOS晶体管306、308的漏极相接的输出节点310传送。上拉装置314，例如一个电阻，与供给电压及PMOS晶体管306的主体相接。
上拉装置314的电阻取决于输入缓冲器300的特性和尤其是PMOS晶体管306的特性。例如，电阻值可为1仟欧姆至3000仟欧姆。其它上拉装置314亦可使用，只要他们提供电压至PMOS晶体管的主体区域，例如一个RL电路、一个二极管、或其它装置。上拉装置314作为一个充电机构，提供电压至PMOS晶体管306的主体。
一个选择性电容器312与PMOS晶体管的栅极及主体相接。当PMOS及NMOS晶体管306、308无法提供足够输入电容以增加缓冲器的切换时间，则电容器312增加栅极电容至输入缓冲器300。
当输入信号变为低，即输入节点302接收到Vil，则栅极电容瞬间地使PMOS晶体管306的主体区域降低。此举使门限电压绝对值|vt|降低。因此，PMOS晶体管306变为″较强″，且电流更快地穿过P-信道。当输出切换为高状态后，上拉装置314对PMOS晶体管306的主体区域回充电至供给电压。PMOS晶体管306及上拉装置314可任意地以不同供给电压相接。
图4说明具快速切换及低泄漏电流的CMOS NOR输入缓冲器400的范例。CMOS NOR输入缓冲器400包含第一及第二PMOS晶体管410、412，第一及第二NMOS晶体管414、416，第一及第二上拉装置406、408，以及一个选择性电容器422。第二PMOS晶体管412及第一NMOS晶体管414的栅极与输入节点402相接。输出信号由和第二PMOS晶体管412、第一及第二NMOS晶体管414、416的漏极相接的输出节点420传送。第一及第二NMOS晶体管414、416的源极与接地端相接。第二PMOS晶体管412的源极与第一PMOS晶体管410的漏极相接。第一PMOS晶体管410的源极与供给电压404相接。标示为″电源关闭″的控制信号，于控制节点418接收。控制信号与第一PMOS晶体管410及第二NMOS晶体管416的栅极相接。控制节点418及输入节点402为至NOR电路的输入，而输出节点为NOR电路的输出。
第一上拉装置406与供给电压及第一PMOS晶体管410的主体相接。第二上拉装置408，亦称上拉电路，与供给电压404及第二PMOS晶体管412主体相接。上拉装置406、408的电阻取决于输入缓冲器400的特性及尤其是其所连接的PMOS晶体管的特性。例如，上拉装置406、408的电阻可为1仟欧姆至3000仟欧姆。其它数值亦可接受，取决于输入缓冲器400的特性。上拉装置406、408可包含其它电路，只要电路提供电压至PMOS晶体管410、412的主体区域，例如一个RL电路、一个RLC电路、一个二极管电路、或其它装置。此实施例的上拉装置406、408，乃作为一充电工具，提供电压至PMOS晶体管410、412主体。于另一实施例，只使用上拉装置406、408中的一个。
一个选择性电容器422可加入以增加栅极电容。选择性电容器422与第二PMOS晶体管412的栅极及主体相接。
可选用地，第一PMOS晶体管410及上拉装置406、408分别与不同供给电压相接。常见供给电压为5.0伏特及3.3伏特。本发明最好使用低功率输入缓冲器。低功率输入缓冲器的供给电压为3.3伏特或更小。例如，供给电压可约为2.0伏特至1.0伏特。本发明亦可于其它供给电压范围下使用。
图5为本发明具体实施组件PMOS晶体管500的横截面图。PMOS晶体管500包含一个N-型基板区域526、一个介电质区域524、两个P-型区域518、522，以及一个P-信道区域520，亦称为N-井区域。PMOS晶体管500的外部界面包含一个源极512、一个栅极514、一个漏极516、及一个主体528。PMOS晶体管500具有一个上拉装置506，其将主体528与于源极节点504的供给电压相连接。一个选择性电容器508将主体528与栅极514相接。栅极514与接收栅极信号的栅极节点502相接。漏极516与传送由PMOS晶体管500产生的输出的漏极节点510相接。当接地时，大致上为零伏特，加至栅极节点502，无P-信道520产生，漏极516提供微小电流。当负电压加至栅极节点502时，电子由表面被排斥，产生P-信道520，此为一传导区域，并提供由源极512至漏极516的正电流。
当后栅极电压Vb，及源极电压Vs的电位差，称为Vbs，输入信号电压负改变时，将于NMOS晶体管产生主体效应现象，并增加NMOS晶体管门限电压绝对值。对于PMOS晶体管而言，电位差Vbs将正改变，以增加截止电压绝对值。当此现象于NMOS晶体管产生时，栅极对源极的电压，Vgs下降，NMOS晶体管的驱动能力下降，以及信号转移电阻增加。此为″负″主体效应现象。本发明使用称为″正″主体效应的互补现象以暂时降低PMOS晶体管门限电压绝对值。
上述的输入缓冲器300(图3)、400(图4)具高DC截止电压，导致较低的泄漏电压。此外，输入缓冲器300、400具低AC门限电压，提供较快切换及较低漏电压。预估此输入缓冲器可于已有的低电压输入缓冲器所需时间的约50％至60％内，由高切换至低状态。
输入缓冲器500可与数种装置一同使用，包括用于计算机的半导体内存、行动电话闪存、逻辑电路、及其它电路。于较佳实施例，输入缓冲器500与低功率半导体内存一同使用。
当输入线由高转换至低状态，由逻辑1至逻辑0，栅极电容将瞬间下降。此举使门限电压绝对值下降。电流接着较快地穿越P-信道。此举使输出电压Vo，较快地由低切换至高状态。主体层的电压，Vbulk，于输出节点510切换至高状态后，经由上拉装置506回充至最大供给电压。选择性地，加入电容器508，以增加栅极电容。
下列方程式描述影响门限电压绝对值的因素|Vt|＝Vt0+δ*[sqrt(2ΦF+Vbs)-sqrt(2ΦF)]方程式1
其中|Vt|为PMOS晶体管门限电压绝对值。
Vt0为Vbs＝0时的门限电压。
δ为基板的偏压效应常数。此常数为制造过程的函数且装置间有所不同。
ΦF为主体电位。主体电位为制造过程的函数且装置间有所不同。
Vbs为主体及源极间的电压差。
为暂时降低门限电压绝对值|Vt|，当栅极电压由高至低状态，|Vbs|将下降，亦即主体电压Vb，升高至源极电压Vs，即主体对源极电压Vbs为负。当栅极电压切换至低，主体电压耦合栅极电压，并带至比供给电压低。此举暂时降低PMOS晶体管截止电压绝对值|Vt|，使得输出电压Vout切换更快速。
RC电路，例如506及508(图5)，当主体电压小于源极电压时，最好调整以避免闩锁情形。
虽然图3至5说明一个反相器及一个NOR输入缓冲器，但本发明可与使用于半导体装置的其它输入缓冲器一同使用，如内存装置。例如，本发明可与NAND输入缓冲器一同使用。
虽然于此显示及描述较佳实施例，但可知的是他们并非用以限制本揭示，而乃欲包含所有由本发明权利要求范围或相等意义所定义的本发明精神及范畴内的修改、替代方法及装置。
权利要求
1.一种用于半导体装置的输入缓冲器电路(300)，包含(a)一个输入节点(302)；(b)一个输出节点(310)；(c)一个具有源极、栅极、漏极、及主体节点的PMOS晶体管(306)，PMOS晶体管(306)的源极节点与第一供给电压(304)相接；(d)一个具有源极、栅极、与漏极节点的NMOS晶体管(308)，该源极节点接地；其中该PMOS及NMOS晶体管(306、308)的栅极与输入节点(302)相接，且PMOS及NMOS晶体管(306、308)的漏极与输出节点(310)相接；以及(e)一个上拉电路(314)与PMOS晶体管(306)的主体节点及第二供给电压相接。
2.如权利要求1所述的输入缓冲器电路(300)，其中该输入缓冲器电路(300)包含一个低功率输入缓冲器电路。
3.如权利要求1所述的输入缓冲器电路(300)，其中该第一(304)及第二供给电压提供大致上相同的电压。
4.如权利要求1所述的输入缓冲器电路(300)，其中该第一供给电压(304)小于或等于1.9伏特。
5.如权利要求1所述的输入缓冲器电路(300)，其中该上拉电路(314)包含一个电阻器。
6.如权利要求1所述的输入缓冲器电路(300)，更包含一个与PMOS晶体管(306)源极及主体节点相接的电容器电路(312)。
7.如权利要求1所述的输入缓冲器电路(300)，其中该上拉电路(314)降低PMOS晶体管(306)的门限电压且减少输入缓冲器电路(300)的切换时间。
8.如权利要求1所述的输入缓冲器电路(300)，其中该输入缓冲器电路(300)包含一个CMOS反相器电路。
9.一种输入缓冲器电路(400)，包含一个输入节点(402)、一个输出节点(420)、一个选择节点(418)、第一及第二PMOS晶体管(410、412)，每个皆具有源极、栅极、漏极、及主体节点，其中该第二PMOS晶体管(412)的源极节点与该第一供给电压(404)相接，第一及第二NMOS晶体管(414、416)两者皆具有源极、栅极、与漏极节点，其中该第一及第二NMOS晶体管(414、416)的源极节点接地，该第一及第二NMOS晶体管(414、416)的漏极节点与输出节点(420)相接，该第一NMOS晶体管(414)的栅极节点与输入节点(402)相接，且第二NMOS晶体管(416)的栅极节点与选择节点(418)相接，其中该第一PMOS晶体管(410)的漏极节点与输出节点(420)相接，第一PMOS晶体管(410)的栅极与输入节点(402)相接，且该第二PMOS晶体管(412)的栅极节点与选择节点(418)相接；其特征为该第一上拉电路(406)与该第一PMOS晶体管(410)的主体节点相接且该第二供给电压及该第二上拉电路(408)与该第二PMOS晶体管(412)的该主体节点及第三供给电压相接。
10.一种内存装置，包括(a)一个CMOS输入缓冲器(300)，包含至少一个NMOS晶体管(308)、至少一个与NMOS晶体管(308)相接的PMOS晶体管(306)、及一个连接PMOS晶体管(306)主体节点至供给电压(304)的上拉电路(314)；以及(b)一个与CMOS输入缓冲器(300)相接的内存阵列。
全文摘要
一种用于半导体装置的输入缓冲器电路(300)，包含一个PMOS晶体管(306)、一个NMOS晶体管(308)、及一个上拉电路(314)。当输入缓冲器(300)切换时，上拉电路(314)施加一电压至PMOS晶体管(306)主体区域，产生正主体效应，使得PMOS晶体管(306)门限电压绝对值暂时下降。此举使输入缓冲器(300)比已有的输入缓冲器切换更快速。输入缓冲器(300)为一个反相器、NOR、NAND、或其它输入缓冲器。
文档编号H03K19/017GK1441996SQ01812668
公开日2003年9月10日 申请日期2001年6月29日 优先权日2000年7月14日
发明者L·可来佛蓝道, K·安古叶 申请人:先进微装置公司